JPH04114638U - メモリ装置 - Google Patents

Abstract

(57)【要約】 【目的】メモリのパフォーマンスの低下や信頼度の低下
を容易に判断できるようにして、重大なメモリ不具合を
回避し信頼性を向上させる。 【構成】メモリに訂正動作情報記憶部を設け、誤り検出
訂正回路に、その誤り検出訂正回路が訂正動作を行った
とき前記メモリの訂正動作情報記憶部に「１」を書込む
訂正動作情報書込み手段と、メモリの訂正動作情報記憶
部に書込まれた情報を読み出す訂正動作情報読出し手段
とを設けて構成したもの。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、プログラムや各種のデータを記憶するメモリ装置に関し、さらに詳 しくは、メモリの誤り検出機能と訂正機能とを持つメモリ装置に関する。

【０００２】

【従来の技術】

コンピュータ・システムに用いられるメモリの容量は、年々増大する傾向にあ る。この様なシステムにおいて、メモリ装置の障害は、メモリ容量が増大すれば それだけ確率も高くなって、システムの信頼性が低下することとなる。メモリ障 害は、経年変化や外的な要因により発生する。この様なメモリ障害によって引き 起こされる２次的な障害を避け、システムの信頼性を高くするためには、メモリ 不具合や障害が発生すると同時にそれを検出し、適切な処理を行う必要がある。

【０００３】 従来より、データの誤りチェックに関して、データに１ビットのパリティビッ トを付加し、メモリからデータを読み出した時にパリティ・チェックを行う方式 が一般的に行われている。また、誤り訂正方式（ＥＣＣ：Error Checking and C orrecting ）を採用し、メモリに１ビットのエラーが発生しても自動修正ができ るようにして、システムの運転を継続して行えるようにしたものもある。

【０００４】 図３は、この様な誤り検出・訂正機能を持つ従来のメモリ装置の構成概念図で ある。図において、ＥＣＣメモリ部１は、データを記憶するデータ記憶部１１と 、チェックビットを記憶するチェックビット記憶部１２で構成されている。誤り 検出訂正回路（ＥＤＣ回路：Error Detection and Correction）２は、バスＢＳ を介してメモリ１に送られてくるデータにチェックビットを付加し、ＥＣＣ化し てこれらをＥＣＣメモリ部１のデータ記憶部１１とチェックビット記憶部１２に それぞれ記憶させる。また、データの書込み／読出しアクセスに対してメモリの 誤りを検出し、可能であればその誤りを訂正するようにしている。ここで、ＥＤ Ｃ回路２は、訂正不可能の誤りを検出した場合は、エラー信号ＥＲＲを出力し、 訂正可能の誤りを検出したときは、訂正動作を行う時間だけ遅れてアクセス正常 応答信号ＡＣＫを返送する。

【０００５】

【考案が解決しようとする課題】

このような従来のメモリ装置においては、例えば１ビットが常に「１」または 「０」になってしまうようなエラーが発生した場合、ＥＤＣ回路２の誤り訂正機 能によってデータを自動修正し、動作を継続させることができる。この為に、訂 正可能の誤りが発生した場合は、それをいつまでたっても知ることができない。 しかしながら、訂正可能の誤りであってもメモリの不具合であることに変わりは ないし、誤り訂正処理によりメモリ・アクセスが遅れたり、さらに多くのアドレ スでこの様な誤りが発生すると、パフォーマンスの低下を招くこととなる。従っ て、オンラインでの自己診断動作や、メンテナンス時の正常動作を確認する時に 、この様な訂正可能の誤りの発生事実を知る手段が無いのは問題となる。

【０００６】 本考案は、この様な点に鑑みてなされたもので、メモリに誤り訂正動作の有無 の情報を示す１ビットを付加させ、誤り発生の情報を記録すると共に、その情報 を後で必要に応じて任意に読出すことができるようにすることで、自己診断やメ ンテナンス時にメモリの障害解析や信頼度の判定を容易に行えるメモリ装置を提 供することを目的とする。

【０００７】

【課題を解決するための手段】

この様な目的を達成する本考案は、誤り検出訂正回路を備えたメモリ装置であ って、 前記メモリに訂正動作情報記憶部を設け、 前記誤り検出訂正回路に、当該誤り検出訂正回路が訂正動作を行ったとき前記 メモリの訂正動作情報記憶部に「１」を書込む訂正動作情報書込み手段と、 メモリの訂正動作情報記憶部に書込まれた情報を読出す訂正動作情報読出し手 段とを設けたことを特徴とするメモリ装置である。

【０００８】

【作用】

誤り検出訂正回路は、メモリからデータが読み出される毎に例えばパリティ・ チェックを行い、誤りが検出されればそれを訂正する。訂正動作情報書込み手段 は、誤りが訂正されるごとに、メモリの訂正動作情報記憶部に、訂正動作が行わ れたことを示す情報「１」を書込む。この訂正動作情報記憶部に書込まれた訂正 動作情報は、メンテナンス時やメモリ装置の解析を行うときなどにおいて、任意 に訂正動作情報読出し手段により読出される。

【０００９】

【実施例】

以下、図面を用いて本考案の実施例を詳細に説明する。

【００１０】 図１は、本考案の一実施例を示す構成ブロック図である。図において、１はメ モリ部で、データを記憶するデータ記憶部１１と、チェックビット（複数）を記 憶するチェックビット記憶部１２と、誤り訂正動作が行われたか否かの訂正動作 情報（１ビット）を記憶する訂正動作情報記憶部１３で構成されている。２はバ スＢＳとメモリ部１との間に接続された誤り検出訂正回路（ＥＤＣ回路）である 。このＥＤＣ回路は、バスＢＳを介して行われるメモリデータへのアクセスに対 して、データチェックビットの読出し（リード）／書込み（ライト）や、誤りの 検出および訂正可能の誤りが検出された場合、その訂正動作を行う機能を有して いる。そして、バスＢＳへの応答信号ＡＣＫ、訂正不可能の誤りが検出された場 合のエラー信号ＥＲＲを出力したりする。

【００１１】 本考案においては、この様な機能を持つＥＤＣ回路に、この誤り検出訂正回路 ２が訂正動作を行ったとき、メモリ部１の訂正動作情報記憶部１３に「１」を書 込む訂正動作情報書込み手段２１と、メモリの訂正動作情報記憶部１３に書込ま れた情報を、任意に読み出すことができる訂正動作情報読出し手段２２とを設け るようにしている。

【００１２】 このように構成した装置の動作を、メモリを使用する前に行う初期化モード、 データを書込んだり読出したりする通常モード、メモリの動作や信頼度などを診 断する診断モードに分けて説明すれば、以下の通りである。

【００１３】 初期化モード メモリ部１に対して、全アドレス領域を指定してデータとＥＣＣを形成するよ うにＥＤＣ回路２が生成したチェックビットとを、データ記憶部１１とチェック ビット記憶部１２にそれぞれ書込む。また、メモリ部１の訂正動作情報記憶部１ ３に、「０」を書込む。

【００１４】 通常モード バスＢＳを介してメモリ部１のあるアドレスにアクセスが行われた場合、ＥＤ Ｃ回路２はデータ＋チェックビットのチェックを行う。ここで、エラーが無い場 合、読出したデータをバスＢＳに送出する。または、バスを介して送られた新た なデータとチェックビットとをメモリ部１のデータ記憶部１１，チェックビット 記憶部１２にそれぞれ書込む。そして、バスＢＳに対して応答信号ＡＣＫを出力 する。ここでは、訂正動作は行われていないので、訂正情報は、変更されず「０ 」のままとなっている。訂正不可能の誤りが検出された場合、ＥＤＣ回路２はエ ラー信号ＥＲＲを送出する。

【００１５】 訂正可能の誤りを検出した場合、ＥＤＣ回路２は、書込み動作であればデータ またはチェックビットを訂正し、それらをメモリ部１のデータ記憶部１１とチェ ックビット記憶部１２にそれぞれ書込む。また、読出し動作であれば、訂正され た後のデータをバスＢＳに送出すると共に、応答信号ＡＣＫを送出する。このと き、訂正動作情報書込み手段２１は、訂正動作が行われたのを受けて、訂正情報 記憶部１３に訂正動作が行われたことを示す「１」を書込む。

【００１６】 診断モード このモードにおいては、訂正動作情報読出し手段２２は、メモリ部１のあるア ドレスを指定し、データの代わりに訂正動作情報記憶部１３に書込まれていた、 訂正動作が行われたか否かを示す情報「１」または「０」を読出し、それをバス ＢＳに送出される。これにより、指定アドレスのメモリが過去に訂正可能の誤り を起こしたか否か（それに対して訂正動作が行われたか否か）を知ることができ る。

【００１７】 図２は、本考案の他の実施例の構成ブロック図である。この実施例では、メモ リ部１に更にどのビットで誤りが起きたかの情報（シンドロームと呼ばれる）を 書込むシンドローム記憶部１４を設けると共に、ＥＤＣ回路２内にシンドローム 情報書込み読出し手段２３を設けるようにしたものである。この実施例によれば メモリ部の不具合の更に詳しい情報を得ることができる。

【００１８】

【考案の効果】

以上詳細に説明したように、本考案によれば、メモリに於ける訂正可能の誤り の発生の有無の情報を、オンラインあるいは自己診断やメンテナンスの時など必 要に応じて読出すことができる。従って、メモリのパフォーマンスの低下や信頼 度の低下をこれらの情報から容易に判断でき、重大なメモリ不具合を回避するこ とが可能となって、信頼性の高いメモリ装置を実現できる。

【図面の簡単な説明】

【図１】本考案の一実施例の構成ブロック図である。

【図２】他の実施例の構成ブロック図である。

【図３】従来のメモリ装置の構成概念図である。

【符号の説明】

１ メモリ部 １１ データ記憶部 １２ 訂正情報書込み部 １３ 訂正動作情報記憶部 １４ シンドローム記憶部 ２ 誤り検出訂正回路（ＥＤＣ回路） ２１ 訂正情報書込み部 ２２ 訂正動作情報読出し部 ２３ シンドローム書込み読出し部 ＢＳ バス

Claims (2)

【実用新案登録請求の範囲】
1. 【請求項１】 誤り検出訂正回路を備えたメモリ装置で
   あって、前記メモリに訂正動作情報記憶部を設け、前記
   誤り検出訂正回路に、当該誤り検出訂正回路が訂正動作
   を行ったとき前記メモリの訂正動作情報記憶部に「１」
   を書込む訂正動作情報書込み手段と、メモリの訂正動作
   情報記憶部に書込まれた情報を読み出す訂正動作情報読
   出し手段とを設けたことを特徴とするメモリ装置。
2. 【請求項２】 メモリにシンドローム記憶部を設け、誤
   り検出訂正回路に、当該誤り検出訂正回路が訂正動作を
   行ったとき前記メモリのどのビットで誤りが起きたかを
   示すシンドロームを前記メモリのシンドローム記憶部に
   書込むと共に、当該シンドロームを読み出す為のシンド
   ローム書込み読出し手段を設けたことを特徴とする請求
   項１記載のメモリ装置。