JPH0363743A - 記憶装置におけるメモリエラー記録装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （概要） 記憶装置におけるメモリエラーの記録装置に係り、特に
ＥＣＣ部と、上記データとＥＣＣデータとを格納する記
憶部とを力する記憶装置に格納したデータのエラー発生
を記憶する記憶装置におけるメモリエラーの記録装置に
関し、 容易にエラーの中からハードエラーを検出することを目
的とし、 データにフラグビットを付加するフラグビット付加部と
、データ読出し時にデータに１ビットエラーが発生し、
ＥＣＣデータにより修正したときに上記フラグビットに
フラグを立てる°フラグ信号付加部と、データ読出し時
にエラーが発生したことを検出すると共に、上記フラグ
ビットにフラグが立っていることを検出するフラグ信号
検出部と、上記フラグ信号検出部がエラーの発生及び上
記フラグビットのフラグを検出したときこれをハードエ
ラーとして記憶するエラーロギング部とを備えて構成す
る。

（産業上の利用分野） 本発明は、記憶装置におけるメモリエラーの記録装置に
係り、特に上位装置からのデータに１ビットエラーの訂
正を行なうためのＥＣＣデータを付加すると共に、デー
タ読出し時にこのＥＣＣビットに基づいて１ビットエラ
ーの修正を行なうＥＣＣ部と、上記データとＥＣＣデー
タとを格納する記憶部とを有する記憶装置に格納したデ
ータのエラー発生を記憶する記憶装置におけるメモリエ
ラーの記録装置に関する。

（従来の技術） 従来記憶装置として第７図に示すものがある。

これは記憶装置１０に記憶装置１０の上位装置であるメ
モリアクセスコントローラ（ＭＡＣ）１１からのデータ
に１ビットエラー（ＳＢＥ）修正及び２ビットエラー検
出用のＥＣＣ回路１２を設け、ＭＡＣＩＩからのデータ
にＥＣＣ回路１２で作成したデータを付加し、これを記
憶装置１０の記憶部１３に格納するようにしたものであ
る。

ここで記憶部の１アドレスには、例えば第８図に示すよ
うに、３２ビツトからなる上位装置からのデータにＥＣ
Ｃ部の作成した７ビツトからなるＥＣＣデータが付加さ
れたものが格納される。

このＥＣＣデータにより、データの読出し時にデータに
１ビツトのエラーが発生したとしてもＥＣＣ回路１２に
より修復ができ、ＭＡＣＩＩは正しいデータを読み取る
ことができる。

（発明が解決しようとする課題） ところで、上述のような１ビットエラーが発生する理由
としては、記憶部のメモリ素子自体に異常があるハード
エラーと、メモリ素子自体に欠陥はないが、伺等かの理
由、例えば紫外線等の影響で正しく格納されているデー
タが途中で反転してしまう、所謂ソフトエラーとがあり
、ハードエラーによるエラーはそのアドレスにおいて常
に発生するため、これを発見して、記憶素子やボードを
交換する必要がある。

ここで、修正されたデータ自体からはそのエラーがハー
ドエラーなのかソフトエラーなのかは見わけがつかない
。したがってエラーが発生した事実はロギングされるが
、そのエラーがハードエラーであるのかソフトエラーで
あるかを判定するためには、例えばこのロギングデータ
に基づき装置の点検時等にその素子を点検することとす
るか、エラー発生時にサービスプロセッサ（ＳＶＰ）を
用いて、エラーを検出したアドレスを含むブロック領域
をシステムからのアクセスを禁止したロック状態とし、
サービスプロセッサの診断によりそのエラーがハードエ
ラーであるかソフトエラーであるかを判定するものとし
ている。

しかしながら上述の第１の手法により、ハードエラーを
発見するには大きい容量のロギングバッファを必要とす
るという問題がある。また、第２の手法によると一時的
にエラーを検出したアドレスを含むブロック領域をロッ
ク状態とするため、装置の性能低下を招くという問題が
ある。

そこで本発明は、容易にエラーの中からハードエラーを
検出することができる記憶装置におけるメモリエラー記
録装置を提供することを目的とする。

（課題を解決するための手段） 本発明にあって、上記の課題を解決するための手段は、
第１図に示すように、上位装置１からのデータに１ビッ
トエラーの訂正を行なうためのＥＣＣデータを付加する
と共に、データ読出し時にこのＥＣＣビットに基づいて
１ビットエラーの修正を行なうＥＣＣ部２と、上記デー
タとＥＣＣデータとを格納する記憶部３とを有する記憶
装置４に格納したデータのエラー発生を記憶する記憶装
置におけるメモリエラーの記録装置において、上記デー
タにフラグビットを付加するフラグビット付加部５と、
データ読出し時にデータに１ビットエラーが発生し、Ｅ
ＣＣデータにより修正したときに上記フラグビットにフ
ラグを立てるフラグ信号付加部６と、データ読出し時に
エラーが発生したことを検出すると共に、上記フラグビ
ットにフラグが立っていることを検出するフラグ信号検
出部７と、上記フラグ信号検出部７がエラーの発生及び
上記フラグビットのフラグを検出したときこれをハード
エラーとして記憶するエラーロギング部８とを備えたこ
とである。

（作用） 本発明によれば、フラグ信号付加部は第１回のデータ読
出し時にデータに１ビットエラーが発生し、ＥＣＣデー
タにより修正したときに上記フラグビットにフラグを立
て、フラグ信号検出部は同一データの第２回以降の読み
出しにおいて上記フラグビットにフラグが立っているこ
とを検出し、エラーロギング部は上記フラグ信号検出部
がフラグ信号をを検出したときこれをハードエラーとし
て記憶するから、このエラーロギング部にロギングされ
たアドレスをハードエラー個所として特定することがで
きる。このことはソフトエラーが連続して発生する確率
が極めて低いことから得られる。

（実施例） 以下本発明に係る記憶装置におけるメモリエラー記録装
置の実施例を図面に基づいて説明する。

第２図乃至第６図は本発明に係る記憶装置におけるメモ
リエラー記録装置の実施例を示すものである。第２図は
本実施例に係る記憶装置におけるメモリエラー記録装置
の構成を示すものである。

同図において、２０は記憶装置（Ｓ　Ｓ　Ａ　：　Ｓｈ
ａｒｅｄＳｔｒａｇｅ　Ａｒｒａｙ　）　、　２１はこ
の記憶装置２１の上位装置であるメモリアクセスコント
ローラ（ＭＡＣ）を示している。そして上記の記憶装置
２０には、記憶素子であるダイナミックランダムアクセ
スメモリ群（Ｄ−ＲＡＭ）２２、Ｄ−ＲＡＭ２２へのア
クセスを制御するＲＡＭアクセスコントローラ（ＲＡＣ
）２３、上記のＭＡＣ２１からのデータを加工して上記
Ｄ−ＲＡＭ２２に送るＲＡＭインターフェースコントロ
ーラ（ＲＩＣ）２４を有している。そして上記の５ＳＡ
２０には、第２図に示すように、クロック信号（ＣＬＯ
ＣＫ）、リセット信号（ＲＥＳＥＴ）の他上記のＭＡＣ
２１からＣＤ　Ｓ　（Ｃａｒｄ　５ｅｒｅｃｔ）、ＭＡ
Ｃ−Ａ　Ｄ　Ｄ　Ｒ（Ａｄｄｒｅｓ　Ｂｕｓ　Ｆｒｏｍ
　ＭＡＣ）　　　ＣＭ　Ｄ（Ｃｏｍａｎｄ　Ｂｕｓ）、
ＲＡＣＥＲＲ（ＲＡＣが検出したエラー即ちＭＡＣＡＤ
ＤＲ，ＣＭＤ　Ｂｕｓ等のＢｕｓ　ＰａｒｉｔｙＥｒｒ
ｏｒ）　、Ｄ　Ｂ　Ｅ　（Ｄｏｕｂｌｅ　Ｂｉｔ　Ｅｒ
ｒｏｒ）、Ｈ３ＢＥ（Ｈａｒｄ　５１ｇ１ｅ　Ｂｉｔ　
Ｅｒｒｏｒ）、ＤＡＴＡＢＵＳ、ＲＩＣＥＲＲ（ＲＩＣ
が検出したパリティエラー）の信号が伝達される。

また、本実施例において５ＳＡ２０からＤ−ＲＡＭ２２
にＲＡ　ＣＡ　Ｄ　Ｄ　Ｒ（Ａｄｒｅｓｓ　ＢｕｓＦｒ
ｏｍ　ＲＡＣ）　　　ＲＡ　Ｓ　（Ｒｏｗ　Ａｄｒｅｓ
ｓ　Ｓｅｒｅｃｔ）ＣＡＳ（Ｃｌｏｕｍｎ　　Ａｄｒｅ
ｓｓ　５ｅｒｅｃｔ）　　、Ｃ３（ＣｈｉｐＳｅｌｅｃ
ｔ）　、　ＷＥ（Ｗｒｉｔｅ　Ｅｎａｂｌｅ）の各信号
が出力される。また、上記のＲＩＣ２４とＤ−ＲＡＭ２
２との間ではＲｅａｄ　　Ｄａｔａ及びＷｒｉｔｅＤａ
ｔａがやりとりされる。

本実施例において上記のＲＡＣ２３には上述したＣＭＤ
をうけＷＥ倍信号作成するパルス作成回路２５に信号を
発生するコマンドデコーダ２６を設けている。このパル
ス作成回路２５にはＲＩＣ２４からの、後述するＳＢＥ
信号（ＳｉｇｌｅＢｉｔ　Ｅｒｒｏｒ）を受けてもＷＥ
倍信号発生する。

更に本実施例においてＲＩＣ２４は第２図に示す構成を
有する、同図において、２７はＤＡＴＡ　　ＢＵＳから
のデータのパリティチエツクを行なうパリティチエツク
部、２８はこのデータに新たに付は加えるフラグ（「Ｏ
」状態　）に基づいて１ビットエラーの修正用のＥＣＣ
データを作成するＥＣＣ作戒作成２９はＤ　−ＲＡＭ２
２に記載すべきデータにフラグビット（「０」状態　）
と、ＥＣＣデータを付は加えるフラグビット付加部、３
０はＤ−ＲＡＭから読み出したデータのＥＣＣチエツク
及び修正をし、フラグの状態の確認を行なうと共に２ビ
ットエラーの時はＤＢＥ信号を発生するＥＣＣチエツク
修正郁、３１は読み出したデータに１ビットエラーがあ
り、ＥＣＣ修正を行なった時Ｄ−ＲＡＭをリードモディ
ファイライトモードとしてＤ−ＲＡＭに修正したデータ
とＥＣＣデータとオン状態としたフラグ（「１」状態　
）とを付は加えた書込みデータを作成するフラグ信号付
加部、３２は上記のＳＢＥ信号とオン状態であるフラグ
（「１」状態　）とを受けて上記のＭＡＣ２１にＨＳＢ
Ｅ信号を発生するアンドゲート、３３はＤ−ＲＡＭ２２
から読出したデータをＭＡＣに送出する際にパリティビ
ットを付加するパリティジェネレータを示している。

また、上記ＭＡＣ２１には上記ＭＡＣＡＤＤＲに出力し
たアドレスを保持しておき、上記のＳＳＡからのＨ３Ｂ
Ｅ信号によりエラーロギング部として作動するサービス
プロセッサ（図示していない）にロギングするＢＵＡＤ
ＤＲ（Ｂｕｃｋ　ＵｐＡｄｒｅｓｓ）　３４を右してい
る。

次に本実施例に係る記憶装置におけるメモリエラー記録
装置の作動を説明する。第４図と第５図は第２図に示し
た実施例の作動を示すフローチャートである。

先ずデータの書込みにおいて、第４図に示すように、Ｓ
ＳＡは先ずデータのパリティチエツクを行ない付加する
フラグをオフ状態即ち「０」として付は加えたデータに
対するＥＣＣデータを作威し、これらを並べたデータを
ＲＡＣの指定するアドレスにＷＥ倍信号出力によってＤ
−ＲＡＭに書込む（ＳＴＩ）。

データを読出すときには先ず第６図に示すようにＭＡＣ
２１からＣＤＳ信号、ＣＭＤ信号、ＭＡＣＡ　Ｄ　Ｄ　
ＲによりＲＡＳアドレス及びＣＡＳアドレスが指定され
、これによりデータが取入れられる。そしてこのデータ
はＥＣＣチエツク修正部３０において１ビットエラーが
有るかどうかが判定され１ビットエラーが存在するとき
にはデータは修正され、フラグ信号付加部によって、フ
ラグをオン状態即ち「１」としてデータを出力する共に
、このフラグを「１」とした状態をデータとしてＤ−Ｒ
ＡＭにリードモディファイライトされ、改めて同一のア
ドレスに書込まれる。

このときこの１ビットエラーがハードエラーにより発生
したのかソフトエラーで発生したのかは不明である。

この状態では、データの１ビットエラーは修正され、書
込まれた状態と同一の正しいデータとなっている。

次にまた、同一アドレスのデータを読み出すとき（ＳＴ
ＩＩ）に再び１ビットエラーが発生しており　（ＳＴ１
２）　　且つフラグがオン状態即ち「１」となっている
時には（ＳＴ１３）、この１ビットエラーはハードエラ
ーであるとして、アンドゲート３２はＨＳＢＥ信号をＭ
ＡＣに立ち上げる、この信号によりサービスプロセッサ
はＢＵＬＡＤＤＲに格納しているアドレスをロギングし
く５Ｔ１６）、フラグをオン状態としたまま修正したデ
ータをリードモディファイライトモードでＤ−ＲＡＭに
書込む（ＳＴ１４，５Ｔ１５）。一方１ビットエラーが
発生していない場合にはフラグの状態に拘らず通常の処
理を行なうものとしている（ＳＴ１２）。また、１ビッ
トエラーが生じているが、フラグがｒ□、である場合に
は、改めてフラグを立ちあげ（ＳＴ１４）、リードモデ
ィファイライトモードでＤ−ＲＡＭに書込む（ＳＴ１５
）。

前記の状態で１ビットエラーの原因がハードエラーとし
てよいのは、ソフトエラーが同一のアドレスで連続して
発生する確率は極めて低く、このような時にはハードエ
ラーが原因と考えても差支えないからである。

従って本実施例によれば、ハードエラーを発生している
ビットのみをサービスプロセッサにロギングしていくか
ら、それほど大きなロギング領域を設けることなく確実
にハードエラーの個所をロギングすることができ、また
特に装置の性能を低下させることはない。

〔発明の効果〕

以上説明したように、本発明によれば、ＥＣＣ部と、上
記データとＥＣＣデータとをリードモディファイライト
モードで格納する記憶部とを有する記憶装置に格納した
データのエラー発生を記憶する記憶装置におけるメモリ
エラーの記録装置にデータにフラグビットを付加するフ
ラグビット付加部と、第１回のデータ読出し時にデータ
に１ビットエラーが発生し、ＥＣＣデータにより修正し
たときに上記フラグビットにフラグを立てるフラグ信号
付加部と、同一データの第２回以降の読み出しにおいて
上記フラグビットにフラグが立っていることを検出する
フラグ信号検出部と、上記フラグ信号検出部がフラグ信
号を検出したとき、これをハードエラーとして記録する
エラーロギング部とを備えることとしたから、フラグ信
号付加部は、第１回のデータ読出し時にデータに１ビッ
トエラーが発生し、ＥＣＣデータにより修正したときに
上記フラグビットにフラグを立て、フラグ信号検出部は
同一データの第２回以降の読み出しにおいて上記フラグ
ビットにフラグが立っていることを検出し、エラーロギ
ング部は上記フラグ信号検出部がフラグ信号をを検出し
たときこれをハードエラーとして記録し、このロギング
郁にロギングされたアドレスをハードエラー個所として
特定することができ、それほど大きなロギング郁の領域
を設けることなく確実にハードエラーの個所を見つける
ことができ、また特に装置の性能を低下させることはな
いという効果を奏する。

【図面の簡単な説明】

第１図は本発明の原理図、第２図は本発明に係る記憶装
置におけるメモリエラー記録装置の実施例を示すブロッ
ク図、第３図は記憶装置に格納されるデータの形式を示
す図、第４図及び第５図は第２図に示した記憶装置にお
けるメモリエラー記録装置の実施例の作動を示すフロー
チャート、第６図は第２図に示した記憶装置におけるメ
モリエラー記録装置の実施例の作動を示すタイくングチ
ャート、第７図は従来の記憶装置を示す図、第８図は従
来の記憶装置に格納されるデータの形式を示す図である
。 ｌ・・・上位装置 ２・・・ＥＣＣ部 ３・・・記憶部 ４・・・記憶装置 ５・・・フラグビット付加部 ６・・・フラグ信号付加部 ７・・・フラグ信号検出部 ８・・・エラーロギング部 本茫明の層、１１口 ｍ１ｌｌ！１ ネ与納ぞれろデ°−タ 第３１１ ライＩ−吟の動作 第　４　図 １ノ一ド時の動イ乍 第　５　図

Claims (1)

1. 【特許請求の範囲】 上位装置（１）からのデータに１ビットエラーの訂正を
   行なうためのＥＣＣデータを付加すると共に、データ読
   出し時にこのＥＣＣビットに基づいて１ビットエラーの
   修正を行なうＥＣＣ部（２）と、上記データとＥＣＣデ
   ータとを格納する記憶部（３）とを有する記憶装置（４
   ）に格納したデータのエラー発生を記憶する記憶装置に
   おけるメモリエラーの記録装置において、 上記データにフラグビットを付加するフラグビット付加
   部（５）と、 データ読出し時にデータに１ビットエラーが発生し、Ｅ
   ＣＣデータにより修正したときに上記フラグビットにフ
   ラグを立てるフラグ信号付加部（６）と、 データ読出し時にエラーが発生したことを検出すると共
   に、上記フラグビットにフラグが立っていることを検出
   するフラグ信号検出部（７）と、上記フラグ信号検出部
   （７）がエラーの発生及び上記フラグビットのフラグを
   検出したときこれをハードエラーとして記憶するエラー
   ロギング部（８）とを備えたことを特徴とする記憶装置
   におけるメモリエラーの記録装置。