JPH04111295A - メモリ制御回路 - Google Patents
メモリ制御回路Info
- Publication number
- JPH04111295A JPH04111295A JP2230355A JP23035590A JPH04111295A JP H04111295 A JPH04111295 A JP H04111295A JP 2230355 A JP2230355 A JP 2230355A JP 23035590 A JP23035590 A JP 23035590A JP H04111295 A JPH04111295 A JP H04111295A
- Authority
- JP
- Japan
- Prior art keywords
- self
- memory
- control circuit
- refresh
- self refresh
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 27
- 230000006870 function Effects 0.000 claims abstract description 18
- 238000001514 detection method Methods 0.000 claims abstract description 6
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、セルフリフレッシュ機能（＝Ｊきメモリをバ
ックアップメモリとして使うだめのメモリ制御回路に関
するものである。
ックアップメモリとして使うだめのメモリ制御回路に関
するものである。
従来の技術
近年、疑似スタティックＦｔＡＭやセルフリフレッシュ
機能付きＤＲＡＭのようなセルフリフレッシュ機能を内
蔵したメモリが出てきた。このようなメモリの場合、メ
モリをバックアンプするためにリフレッシュ回路を外付
けする必要はなくなつタカ、セルフリフレッシュモード
に入るだめの制御は必要としている。このような従来の
回路についてその構成を′５ｒ、３図に示す。セルフリ
フレッシュ機能付きＤＲＡＭ４ば、メイン電源６がオフ
になり電源切替回路７によりバックアップ電源６に切替
ると、電源オフ検出回路１がそれを検出し、セルフリフ
レッシュモード移行１”ｌ 路９ テ、セ／ｌ／フリフ
レッシュモードに移すためのメモリの制御信号を制御し
ていた。まだ、メモリアクセス中にセルフリフレッシュ
モードに入らないように、メモリアクセス調停回路８で
セルフリフレッシュモードに入るタイミングの調停を行
っていた。
機能付きＤＲＡＭのようなセルフリフレッシュ機能を内
蔵したメモリが出てきた。このようなメモリの場合、メ
モリをバックアンプするためにリフレッシュ回路を外付
けする必要はなくなつタカ、セルフリフレッシュモード
に入るだめの制御は必要としている。このような従来の
回路についてその構成を′５ｒ、３図に示す。セルフリ
フレッシュ機能付きＤＲＡＭ４ば、メイン電源６がオフ
になり電源切替回路７によりバックアップ電源６に切替
ると、電源オフ検出回路１がそれを検出し、セルフリフ
レッシュモード移行１”ｌ 路９ テ、セ／ｌ／フリフ
レッシュモードに移すためのメモリの制御信号を制御し
ていた。まだ、メモリアクセス中にセルフリフレッシュ
モードに入らないように、メモリアクセス調停回路８で
セルフリフレッシュモードに入るタイミングの調停を行
っていた。
発明が解決しようとする課叩
セルフリフレッシュ機能イ１きメモリを使った場合、メ
モリ読み書き時などメモリアクセス中にセルフリフレッ
シュモードに入ろうとすると、セルフリフレッシュモー
ドに入るだめのシーケンスが満足できない。そこで、メ
モリアクセス時に、セルフリフレッシュモードに入らな
いようにする調停回路が必要となっていた。
モリ読み書き時などメモリアクセス中にセルフリフレッ
シュモードに入ろうとすると、セルフリフレッシュモー
ドに入るだめのシーケンスが満足できない。そこで、メ
モリアクセス時に、セルフリフレッシュモードに入らな
いようにする調停回路が必要となっていた。
本発明は、上記問題を解決するもので調停回路を不要と
し、才だセルフリフレッシュモードに移すための制御回
路の簡略化を目的としている。
し、才だセルフリフレッシュモードに移すための制御回
路の簡略化を目的としている。
課題を解決するだめの手段
本発明は、上記目的を達成するために、電源がオフにな
ったことを検出する電源オフ検出回路からＣＰＵへ割込
みをかけ、ＣＰＵによりセルフリフレッシュＭ 能（ｔ
＠メモリをセルフリフレッシュモードに移すための制
御信号を制御するものである。
ったことを検出する電源オフ検出回路からＣＰＵへ割込
みをかけ、ＣＰＵによりセルフリフレッシュＭ 能（ｔ
＠メモリをセルフリフレッシュモードに移すための制
御信号を制御するものである。
作用
本発明は上記した構成により、セルフリフレッシュｌ’
ｌ能付キメモリを、セルフリフレッシュモーに入れるだ
めの制御回路が簡略化できる。
ｌ能付キメモリを、セルフリフレッシュモーに入れるだ
めの制御回路が簡略化できる。
実施例
以下、本発明の一実施例について、図面を参照しながら
説明する。
説明する。
第１図は、セルフリフレッシュ機能付＠ＤＲＡＭ４をバ
ンチリーバ、クアップするだめの構成図である。従来例
と同じ箇所には同一番号を付与し、説明を省く。
ンチリーバ、クアップするだめの構成図である。従来例
と同じ箇所には同一番号を付与し、説明を省く。
メモリ制御回路３は、ＣＰＵからＲＡＳ 、ＣＡＳ信号
を制御する機能がもたせである。
を制御する機能がもたせである。
電源オフ検出回路１で、電源がオフになったことを検出
すると、ＣＰＵ２に割込みがかけられ、メモリ制御回路
３が、ＣＰＵ２からセルフリフレッシュ機能付きＤＲＡ
Ｍ４ｆｒセルフリフレッシュモードに移す制御を実行す
る。
すると、ＣＰＵ２に割込みがかけられ、メモリ制御回路
３が、ＣＰＵ２からセルフリフレッシュ機能付きＤＲＡ
Ｍ４ｆｒセルフリフレッシュモードに移す制御を実行す
る。
セルフリフレッシュ機能付キＤ ＲＡ Ｍ ４ヲ、セル
フリフレッシュモーＦに移すための処理例は、第２図に
示すように、ＣＡＳを下げ、ＲＡＳ 。
フリフレッシュモーＦに移すための処理例は、第２図に
示すように、ＣＡＳを下げ、ＲＡＳ 。
ＣＡＳセントアンプ時間待って、ＲＡＳを下げる。
あとは、ＲＡＳ 、ＣＡＳをＬＯＷに固定しておけばセ
ルフリフレッシュモー１−” ニ入ル。
ルフリフレッシュモー１−” ニ入ル。
疑似スタティフクＲＡＭの場合は、リフレッシュ入力と
チップイネ−フル入力を制御する。
チップイネ−フル入力を制御する。
発明の効果
本発明によれば、きわめて簡易な回路構成でセルフリフ
レッシュｓ 油付＠メモリをセルフリフレッシュモード
に移すことができ、実用的にきわめて有用である。
レッシュｓ 油付＠メモリをセルフリフレッシュモード
に移すことができ、実用的にきわめて有用である。
第１図は本発明のセルフリフレッシュ機能付きＤＲＡＭ
を用いたときの一実施例のプロ、り図、第２図は、セル
フリフレッンユ機能付ｆｉＤＲＡＭヲ−ｔ＝セルフ１Ｊ
フレツシユモードに移すための処理例の図、第３図は従
来のメモリ制御のブロック図である。 １・・・・・・電源オフ検出、２・・・・ＣＰＵ、３・
・・・・・メモリ制ａ［ｍ路、４・・・・セルフリフレ
ッシュ機能付きＤＲＡＭ、５・・・・・・メイン電源、
６・・・・・・バックアップ電源、７・・・・・電源切
替回路。 代理人の氏名 弁理士 小鍜治 明ほか２名第３図 ！
を用いたときの一実施例のプロ、り図、第２図は、セル
フリフレッンユ機能付ｆｉＤＲＡＭヲ−ｔ＝セルフ１Ｊ
フレツシユモードに移すための処理例の図、第３図は従
来のメモリ制御のブロック図である。 １・・・・・・電源オフ検出、２・・・・ＣＰＵ、３・
・・・・・メモリ制ａ［ｍ路、４・・・・セルフリフレ
ッシュ機能付きＤＲＡＭ、５・・・・・・メイン電源、
６・・・・・・バックアップ電源、７・・・・・電源切
替回路。 代理人の氏名 弁理士 小鍜治 明ほか２名第３図 ！
Claims (1)
- 電源がオフになったことを検出する電源オフ検出回路
からＣＰＵへ割込みをかけ、前記ＣＰＵによりセルフリ
フレッシュ機能付きメモリをセルフリフレッシュモード
に移すための制御信号を制御することを特徴とするメモ
リ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2230355A JPH04111295A (ja) | 1990-08-30 | 1990-08-30 | メモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2230355A JPH04111295A (ja) | 1990-08-30 | 1990-08-30 | メモリ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04111295A true JPH04111295A (ja) | 1992-04-13 |
Family
ID=16906564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2230355A Pending JPH04111295A (ja) | 1990-08-30 | 1990-08-30 | メモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04111295A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0750312A1 (en) * | 1994-06-07 | 1996-12-27 | Hitachi, Ltd. | Memory circuit control |
| WO2001095335A1 (fr) * | 2000-06-08 | 2001-12-13 | Mitsubishi Denki Kabushiki Kaisha | Dispositif de sauvegarde de donnees et alimentation electrique possedant une fonction d'elevation et d'abaissement de tension |
-
1990
- 1990-08-30 JP JP2230355A patent/JPH04111295A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0750312A1 (en) * | 1994-06-07 | 1996-12-27 | Hitachi, Ltd. | Memory circuit control |
| US5590082A (en) * | 1994-06-07 | 1996-12-31 | Hitachi, Ltd. | Circuit and method for retaining DRAM content |
| WO2001095335A1 (fr) * | 2000-06-08 | 2001-12-13 | Mitsubishi Denki Kabushiki Kaisha | Dispositif de sauvegarde de donnees et alimentation electrique possedant une fonction d'elevation et d'abaissement de tension |
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