JPH04111039A - 複合系システムにおける他系メモリ制御方式 - Google Patents
複合系システムにおける他系メモリ制御方式Info
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- JPH04111039A JPH04111039A JP2228061A JP22806190A JPH04111039A JP H04111039 A JPH04111039 A JP H04111039A JP 2228061 A JP2228061 A JP 2228061A JP 22806190 A JP22806190 A JP 22806190A JP H04111039 A JPH04111039 A JP H04111039A
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- Japan
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- memory
- system memory
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- 230000015654 memory Effects 0.000 title claims abstract description 83
- 238000000034 method Methods 0.000 title claims description 6
- 239000002131 composite material Substances 0.000 claims description 4
- 238000012360 testing method Methods 0.000 abstract description 8
- 230000005856 abnormality Effects 0.000 abstract description 6
- 230000005764 inhibitory process Effects 0.000 abstract 4
- 230000002401 inhibitory effect Effects 0.000 abstract 1
- 230000006378 damage Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、複合系システムにおける他系メモリアクセス
制御方式に関する。
制御方式に関する。
（従来の技術）
第３図は従来の複合系計算機システムの全体構成を示し
ている。
ている。
同図に示されるように、このシステムは、ＣＰＵ１００
とＣＰＵ２００とを備え、各ＣＰＵ１００．２００が共
通で使用可能な他系メモリとしての共有メモリ４００が
各別の共有メモリインタフェース３００，５００を介し
てＣＰＵ１００．ＣＰＵ２００に接続されて複合系計算
機システムを構成している。
とＣＰＵ２００とを備え、各ＣＰＵ１００．２００が共
通で使用可能な他系メモリとしての共有メモリ４００が
各別の共有メモリインタフェース３００，５００を介し
てＣＰＵ１００．ＣＰＵ２００に接続されて複合系計算
機システムを構成している。
各ＣＰＵｌ００，２００は、それぞれ制御部１０１．２
０１と、主メモリ１０２，２０２と、演算部１０３，２
０３とを備えている。
０１と、主メモリ１０２，２０２と、演算部１０３，２
０３とを備えている。
上記構成において、共有メモリ４００の番地には主メモ
リ１０２，２０２の最終番地を超えた番地が割当てられ
ており、共有メモリ４００のアクセスに際しては、主メ
モリ１０２，２０２の最終番地を減算して共有メモリ４
００のアクセス番地とすることができる。この方式によ
れば、命令語レベルで主メモリ１０２．２０２と共有メ
モリ４００とを区別することなくアクセス可能である。
リ１０２，２０２の最終番地を超えた番地が割当てられ
ており、共有メモリ４００のアクセスに際しては、主メ
モリ１０２，２０２の最終番地を減算して共有メモリ４
００のアクセス番地とすることができる。この方式によ
れば、命令語レベルで主メモリ１０２．２０２と共有メ
モリ４００とを区別することなくアクセス可能である。
（発明が解決しようとする課題）
しかしながら、上記従来の複合系計算機システムによれ
ば、システム初期段階やＣＰＵオフラインテスト中等に
おいて、他系メモリである共有メモリ４００に対して何
らのアクセス禁止対策を施こしていないので、かかるシ
ステム初期段階やＣＰＵオフラインテスト中等において
、共通メモリ４００に対して誤まったデータの書き込等
が発生し、共通メモリを破壊してしまい、その結果とし
てシステムダウンを招くおそれがあった。
ば、システム初期段階やＣＰＵオフラインテスト中等に
おいて、他系メモリである共有メモリ４００に対して何
らのアクセス禁止対策を施こしていないので、かかるシ
ステム初期段階やＣＰＵオフラインテスト中等において
、共通メモリ４００に対して誤まったデータの書き込等
が発生し、共通メモリを破壊してしまい、その結果とし
てシステムダウンを招くおそれがあった。
本発明は上記問題点に鑑みてなされたものであり、その
目的は、システム初期段階やＣＰＵオフラインテスト中
等においても共通メモリを破壊することを防止できる複
合系システムにおける他系メモリ制御方式を提供するこ
とにある。
目的は、システム初期段階やＣＰＵオフラインテスト中
等においても共通メモリを破壊することを防止できる複
合系システムにおける他系メモリ制御方式を提供するこ
とにある。
［発明の構成コ
（課題を解決するための手段）
上記目的を達成するために本発明は、複数のＣＰＵにて
複合系を構成し、各ＣＰＵの自系メモリとは別に各ＣＰ
Ｕが共通に使用する他系メモリを備えたシステムにおい
て、 前記他系メモリに対するアクセス要求の禁止／許可を設
定する手段を設け、アクセス要求か許可されている場合
に限り、前記他系メモリへのアクセスを開始可能にした
ことを特徴とする。
複合系を構成し、各ＣＰＵの自系メモリとは別に各ＣＰ
Ｕが共通に使用する他系メモリを備えたシステムにおい
て、 前記他系メモリに対するアクセス要求の禁止／許可を設
定する手段を設け、アクセス要求か許可されている場合
に限り、前記他系メモリへのアクセスを開始可能にした
ことを特徴とする。
（作用）
上記構成によれば、他系メモリに対するアクセス要求の
禁止／許可を設定できるので、システム初期段階やＣＰ
Ｕオフラインテスト中等においても他系メモリである共
有メモリへのアクセスは確実に禁止される。
禁止／許可を設定できるので、システム初期段階やＣＰ
Ｕオフラインテスト中等においても他系メモリである共
有メモリへのアクセスは確実に禁止される。
（実施例）
第１図は本発明の一実施例構成を示すブロック図である
。
。
同図に示す複合系計算機システムは、ＣＰＵｌ０とＣＰ
Ｕ２０とを備え、各ＣＰＵｌ０，２０が共通で使用可能
な共有メモリ４０が各別の共有メモリインタフェース３
０．５０を介しＣＰＵｌ０゜ＣＰＵ２０に接続されて構
成されている。
Ｕ２０とを備え、各ＣＰＵｌ０，２０が共通で使用可能
な共有メモリ４０が各別の共有メモリインタフェース３
０．５０を介しＣＰＵｌ０゜ＣＰＵ２０に接続されて構
成されている。
各ＣＰＵｌ０，２０は、その機能上同一構成となってお
り、ここでは、ＣＰＵｌ０についてのみ説明することと
する。
り、ここでは、ＣＰＵｌ０についてのみ説明することと
する。
このＣＰＵｌ０は、制御部１１を制御中枢として自系メ
モリである主メモリ１２を備え、制御部１１はさらにそ
の機能上、メモリ判別部１３と、アクセス制御部１４と
、禁止／許可状態設定部１５と、異常通知部１６とを有
している。
モリである主メモリ１２を備え、制御部１１はさらにそ
の機能上、メモリ判別部１３と、アクセス制御部１４と
、禁止／許可状態設定部１５と、異常通知部１６とを有
している。
メモリ判別部１３は、アクセス要求があったとき、主メ
モリ１２へのアクセス要求か共有メモリ３０へのアクセ
ス要求かを判別する。
モリ１２へのアクセス要求か共有メモリ３０へのアクセ
ス要求かを判別する。
アクセス制御部１４は、メモリアクセスを統括制御する
。
。
禁止／許可状態設定部１５は、ＣＰＵのハード初期化状
態、またはプログラムからの他系メモリアクセス禁止要
求があった場合、さらにオフラインによるＣＰＵテスト
時には他系メモリアクセスの禁止を設定し、初期化終了
後、またはプログラムからの他系メモリアクセス禁止解
除があった場合、さらにオフラインによるＣＰＵテスト
終了後には他系メモリへのアクセスの許可を設定する。
態、またはプログラムからの他系メモリアクセス禁止要
求があった場合、さらにオフラインによるＣＰＵテスト
時には他系メモリアクセスの禁止を設定し、初期化終了
後、またはプログラムからの他系メモリアクセス禁止解
除があった場合、さらにオフラインによるＣＰＵテスト
終了後には他系メモリへのアクセスの許可を設定する。
異常通知部１６は、他系メモリアクセスが禁止されてい
るときに前記共有メモリ４０へのアクセスがあった場合
、また、他系メモリのアクセス許可がされている場合で
あっても書込みが不可能な場合に、Ｏ８（オペレーティ
ングシステム）にエラー通知をする。
るときに前記共有メモリ４０へのアクセスがあった場合
、また、他系メモリのアクセス許可がされている場合で
あっても書込みが不可能な場合に、Ｏ８（オペレーティ
ングシステム）にエラー通知をする。
次に本実施例の作用を第２図に示すフローチャートを参
照して説明する。
照して説明する。
ＣＰＵｌ０のアクセス制御部１４は、アクセス要求が有
るか否かを監視しており、アクセス要求が有ると（ステ
ップ５ＴＩＹＥＳ） 、メモリ判別部１３に対してこの
アクセス要求が主メモリ１２に対するものか、共有メモ
リ４０に対するものかを判別させる。
るか否かを監視しており、アクセス要求が有ると（ステ
ップ５ＴＩＹＥＳ） 、メモリ判別部１３に対してこの
アクセス要求が主メモリ１２に対するものか、共有メモ
リ４０に対するものかを判別させる。
メモリ判別部１３の判別の結果、アクセス要求が主メモ
リ１２へのアクセス要求であれば（ステップ５Ｔ２ＹＥ
Ｓ） 、アクセス制御部１４は、主メモリ１２をアクセ
ス（ステップ５Ｔ３）した後、ステップＳＴＩのアクセ
ス要求監視処理へと戻る。
リ１２へのアクセス要求であれば（ステップ５Ｔ２ＹＥ
Ｓ） 、アクセス制御部１４は、主メモリ１２をアクセ
ス（ステップ５Ｔ３）した後、ステップＳＴＩのアクセ
ス要求監視処理へと戻る。
一方、アクセス要求が主メモリ１２に対するものでなけ
れば（ステップ５Ｔ２ＮＯ） 、次に共有メモリ４０に
対するアクセスが許可されているか否かを判別する。Ｃ
ＰＵｌ０への初期化状態等であって、共有メモリ４０に
対するスフセスが禁止されている場合（ステップ５Ｔ４
ＮＯ）には、異常通知部１６は、Ｏ５へエラーを通知す
る（ステップ５Ｔ５）。
れば（ステップ５Ｔ２ＮＯ） 、次に共有メモリ４０に
対するアクセスが許可されているか否かを判別する。Ｃ
ＰＵｌ０への初期化状態等であって、共有メモリ４０に
対するスフセスが禁止されている場合（ステップ５Ｔ４
ＮＯ）には、異常通知部１６は、Ｏ５へエラーを通知す
る（ステップ５Ｔ５）。
また、共有メモリ４０へのアクセスが許可されていると
き（ステップ５Ｔ４ＹＥＳ）には、このアクセス要求か
書込み要求か否かが判別され、書込み要求がなければ（
ステップ６ＮＯ）、共有メモリインタフェース３０に対
して共有メモリ４゜に対する読込み開始指令を出力する
（ステップ５Ｔ７）。
き（ステップ５Ｔ４ＹＥＳ）には、このアクセス要求か
書込み要求か否かが判別され、書込み要求がなければ（
ステップ６ＮＯ）、共有メモリインタフェース３０に対
して共有メモリ４゜に対する読込み開始指令を出力する
（ステップ５Ｔ７）。
アクセス要求が書込み要求の場合（ステップＳＴ ６
Ｙ Ｅ’ Ｓ ）であって、共有メモリ４０が書込み可
能な状態でなければ（ステップ５Ｔ８ＮＯ）、異常連部
１６はＯ８へエラー通知をする（ステップ５Ｔ５）。
Ｙ Ｅ’ Ｓ ）であって、共有メモリ４０が書込み可
能な状態でなければ（ステップ５Ｔ８ＮＯ）、異常連部
１６はＯ８へエラー通知をする（ステップ５Ｔ５）。
共有メモリ４０が書込み可能な状態であれば（ステップ
５Ｔ８ＹＥＳ） 、共有メモリインタフェース３０に対
して共有メモリ４０に対する書込み開始指令を出力する
（ステップ５Ｔ９）。
５Ｔ８ＹＥＳ） 、共有メモリインタフェース３０に対
して共有メモリ４０に対する書込み開始指令を出力する
（ステップ５Ｔ９）。
このように本実施例によれば、ＣＰＵの初期化段階やオ
フラインによるＣＰＵテスト中等にあっても、確実に共
有メモリ４０へのアクセスが禁止され、共有メモリ４０
の破壊が防止される。
フラインによるＣＰＵテスト中等にあっても、確実に共
有メモリ４０へのアクセスが禁止され、共有メモリ４０
の破壊が防止される。
なお、本実施例では、ＣＰＵｌ０の制御部１１゜に禁止
／許可状態設定部１５を設けたが、共有メモリインタフ
ェース３０の初期状態をアクセス禁止状態に設定してお
き、共有メモリ４０へのアクセス要求があった場合には
、ＣＰＵｌ０側から共有メモリインタフェース３０への
アクセス許可コマンドを出力するようにしても同様の効
果を得ることができる。
／許可状態設定部１５を設けたが、共有メモリインタフ
ェース３０の初期状態をアクセス禁止状態に設定してお
き、共有メモリ４０へのアクセス要求があった場合には
、ＣＰＵｌ０側から共有メモリインタフェース３０への
アクセス許可コマンドを出力するようにしても同様の効
果を得ることができる。
［発明の効果コ
以上説明したように本発明によれば、システム初期段階
やＣＰＵオフライン中等においても他系メモリへのアク
セスを確実に禁止することができ、他系メモリの破壊防
止、システムダウンの防止を図ることができる。
やＣＰＵオフライン中等においても他系メモリへのアク
セスを確実に禁止することができ、他系メモリの破壊防
止、システムダウンの防止を図ることができる。
第１図は本発明の一実施例を示すブロック図、第２図は
同実施例の処理手順を示すフローチャート、第３図は従
来例構成を示すブロック図である。 １０．２０・・・ＣＰＵ １１・・・制御部 １２・・・主メモリ １３・・・メモリ制御部 １４・・・アクセス制御部 １５・・・禁止／許可状態設定部 １６・・・異常通知部 ３０．５０・・・共有メモリインタフェース４０・・・
共有メモリ
同実施例の処理手順を示すフローチャート、第３図は従
来例構成を示すブロック図である。 １０．２０・・・ＣＰＵ １１・・・制御部 １２・・・主メモリ １３・・・メモリ制御部 １４・・・アクセス制御部 １５・・・禁止／許可状態設定部 １６・・・異常通知部 ３０．５０・・・共有メモリインタフェース４０・・・
共有メモリ
Claims (1)
- 【特許請求の範囲】 複数のＣＰＵにて複合系を構成し、各ＣＰＵの自系メモ
リとは別に各ＣＰＵが共通に使用する他系メモリを備え
たシステムにおいて、 前記他系メモリに対するアクセス要求の禁止／許可を設
定する手段を設け、アクセス要求が許可されている場合
に限り、前記他系メモリへのアクセスを開始可能にした
ことを特徴とする複合系システムにおける他系メモリ制
御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2228061A JPH04111039A (ja) | 1990-08-31 | 1990-08-31 | 複合系システムにおける他系メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2228061A JPH04111039A (ja) | 1990-08-31 | 1990-08-31 | 複合系システムにおける他系メモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04111039A true JPH04111039A (ja) | 1992-04-13 |
Family
ID=16870583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2228061A Pending JPH04111039A (ja) | 1990-08-31 | 1990-08-31 | 複合系システムにおける他系メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04111039A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008269380A (ja) * | 2007-04-23 | 2008-11-06 | Matsushita Electric Ind Co Ltd | 情報処理装置 |
| WO2010073510A1 (ja) * | 2008-12-26 | 2010-07-01 | 日本電気株式会社 | 情報処理装置およびそのメモリ制御方法 |
-
1990
- 1990-08-31 JP JP2228061A patent/JPH04111039A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008269380A (ja) * | 2007-04-23 | 2008-11-06 | Matsushita Electric Ind Co Ltd | 情報処理装置 |
| WO2010073510A1 (ja) * | 2008-12-26 | 2010-07-01 | 日本電気株式会社 | 情報処理装置およびそのメモリ制御方法 |
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