JPH04106959A - 多面付チップキャリア基板のプッシュバック工法 - Google Patents
多面付チップキャリア基板のプッシュバック工法Info
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- JPH04106959A JPH04106959A JP22461390A JP22461390A JPH04106959A JP H04106959 A JPH04106959 A JP H04106959A JP 22461390 A JP22461390 A JP 22461390A JP 22461390 A JP22461390 A JP 22461390A JP H04106959 A JPH04106959 A JP H04106959A
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- 239000000758 substrate Substances 0.000 title abstract description 14
- 238000009713 electroplating Methods 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 abstract description 16
- 239000000969 carrier Substances 0.000 abstract description 13
- 238000012360 testing method Methods 0.000 abstract description 10
- 238000012545 processing Methods 0.000 abstract description 6
- 238000004519 manufacturing process Methods 0.000 abstract description 5
- 238000007747 plating Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 3
- 238000005553 drilling Methods 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 239000002253 acid Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/0097—Processing two or more printed circuits simultaneously, e.g. made from a common substrate, or temporarily stacked circuit boards
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/22—Secondary treatment of printed circuits
- H05K3/24—Reinforcing the conductive pattern
- H05K3/241—Reinforcing the conductive pattern characterised by the electroplating method; means therefor, e.g. baths or apparatus
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/403—Edge contacts; Windows or holes in the substrate having plural connections on the walls thereof
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、複数のチップキャリアを保持し、該チップキ
ャリアにＩＣ素子を搭載、更にワイヤボンド等の一連の
製造工程を、複数のチップキャリアについて同時に行え
る多面付チップキャリア基板に関するものである。
ャリアにＩＣ素子を搭載、更にワイヤボンド等の一連の
製造工程を、複数のチップキャリアについて同時に行え
る多面付チップキャリア基板に関するものである。
［従来の技術；
チップキャリアにＩＣを搭載する工法として、チップキ
ャリアをプッシュハンクエ法により、第２図、第３図に
示される様に、多面（寸チッグキャリア基板１に複数保
持させ、複数のチップキャリアについて併行してＩＣの
搭載を行うものがある。
ャリアをプッシュハンクエ法により、第２図、第３図に
示される様に、多面（寸チッグキャリア基板１に複数保
持させ、複数のチップキャリアについて併行してＩＣの
搭載を行うものがある。
ここで、前記プッシュハック工法とは、複数のチップキ
ャリア２を基板（多面例チップキャリア基板）１より１
度型抜きしたものを、型抜きした箇所に圧入して保持さ
せ、チップキャリア２が基板圧入された状態のものを、
後の工程では１枚の基板として製造工程の作業を一括し
て行うものである。
ャリア２を基板（多面例チップキャリア基板）１より１
度型抜きしたものを、型抜きした箇所に圧入して保持さ
せ、チップキャリア２が基板圧入された状態のものを、
後の工程では１枚の基板として製造工程の作業を一括し
て行うものである。
第２図、第３図中、３はスルーホール、４はワイヤ接続
用リード、５はＩＣ素子搭載部、６は電解メッキ用リー
ドを示す チップキャリアに、ＩＣを搭載する工程を略述する。
用リード、５はＩＣ素子搭載部、６は電解メッキ用リー
ドを示す チップキャリアに、ＩＣを搭載する工程を略述する。
■チップキャリアにＩＣを装填、■ワイヤボンド、■樹
脂封止、■電気的試験の順に行われる。
脂封止、■電気的試験の順に行われる。
前記ワイヤボンドには金ワイヤか使用されており、確実
な接合を行うため、多面叶チ・・プキャリア基板の前記
ワイヤ接続用リード４には電解金メッキか施さｈる。こ
の為、該ワイヤ接続用リード４は、前記；酸メンキ用リ
ード６によって全て接続している状態となっている。従
って、チップキャリアが多面付チップキャリア基板に保
持されている状態では、チップキャリアは電気的に単体
でないので、多面付チップキャリア基板よりチップキャ
リアを外し、１個ずつ電気的試験を行っていた。
な接合を行うため、多面叶チ・・プキャリア基板の前記
ワイヤ接続用リード４には電解金メッキか施さｈる。こ
の為、該ワイヤ接続用リード４は、前記；酸メンキ用リ
ード６によって全て接続している状態となっている。従
って、チップキャリアが多面付チップキャリア基板に保
持されている状態では、チップキャリアは電気的に単体
でないので、多面付チップキャリア基板よりチップキャ
リアを外し、１個ずつ電気的試験を行っていた。
［発明か解決しようとする課題ｊ
上記しな様に、電気的試験は多面付チップキャリア基板
よりチップキャリアを外し、１個ずつ行わなければなら
ないので、チップキャリアの多面付−括処理工程は、前
記■〜■までしか行えず、生産効率は充分には向上しな
かった。
よりチップキャリアを外し、１個ずつ行わなければなら
ないので、チップキャリアの多面付−括処理工程は、前
記■〜■までしか行えず、生産効率は充分には向上しな
かった。
本発明は、斯かる実情を鷲み、電気的試験迄多面付−括
処理を行える櫟にしようとするものである。
処理を行える櫟にしようとするものである。
［課題を解決する為の手段。
本発明は、ＩＣ素子が搭載されるチ・Ｉ）“キャリアか
多面付けされた多面付チップキャリア基板に於いて、電
解メｙ’ｒ用リードとワイヤ接続用リードとの交点に該
電解メンキ用リードと前記ワイヤ接続用リードとを分断
する孔を穿設したことを特徴とするものである。
多面付けされた多面付チップキャリア基板に於いて、電
解メｙ’ｒ用リードとワイヤ接続用リードとの交点に該
電解メンキ用リードと前記ワイヤ接続用リードとを分断
する孔を穿設したことを特徴とするものである。
［作 用］
孔の穿設により、電解メッキ用リードと前記ワイヤ接続
用リードとが分断され、チン７″キヤリアがブツシュバ
ックされた状態で、チップキャリアの電気的独立か得ら
れ、ＩＣ素子搭載後の電気的試験を多面付チップキャリ
ア基板にチップキャリアを保持させたままで行うことか
できる。
用リードとが分断され、チン７″キヤリアがブツシュバ
ックされた状態で、チップキャリアの電気的独立か得ら
れ、ＩＣ素子搭載後の電気的試験を多面付チップキャリ
ア基板にチップキャリアを保持させたままで行うことか
できる。
［実 施 例］
以下、図面を参照しつつ本発明の一実施例を説明する。
尚、第１図中、第２図、第３図中で示したものと同一の
ものには同符号で示しである。
ものには同符号で示しである。
多面１寸チップキャリア基板１は、多数列、多数行のチ
ップキャリアか面付けされるが、第１図では多面付−括
処理の便宜上、２列に切断しである。この切断時に、切
断線と平行に設けられた電解メッキ用リードは切除しで
ある。
ップキャリアか面付けされるが、第１図では多面付−括
処理の便宜上、２列に切断しである。この切断時に、切
断線と平行に設けられた電解メッキ用リードは切除しで
ある。
多面付チップキャリア基板１の製作過程、具体的には前
記電解メッキ用リード６のメッキ工程後、前記チップキ
ャリア２をブツシュバックする工程と同時に、或は前後
して前記電解メッキ用リード６と前記ワイヤ接続用リー
ド４との交点を含む長孔７を穿設する。該長孔７の穿設
により、全てのワイヤ接続用リード４は分断され、前記
チップキャリア２は電気的に独立したものとなる。
記電解メッキ用リード６のメッキ工程後、前記チップキ
ャリア２をブツシュバックする工程と同時に、或は前後
して前記電解メッキ用リード６と前記ワイヤ接続用リー
ド４との交点を含む長孔７を穿設する。該長孔７の穿設
により、全てのワイヤ接続用リード４は分断され、前記
チップキャリア２は電気的に独立したものとなる。
而して、ＩＣ素子搭載後の電気的試験は、前記チップキ
ャリア２を前記多面付チップキャリア基板１に保持させ
たままの状態で一括して行うことかできる。
ャリア２を前記多面付チップキャリア基板１に保持させ
たままの状態で一括して行うことかできる。
尚、チップキャリア２の周囲に長孔を穿設したことで、
チップキャリア２を多面付チップキャリア基板１に嵌戻
す際の歪みか前記長孔で吸収される。従って、チップキ
ャリア２を多面付チップキャリア基板１か保持した状態
での、該多面付チップキャリア基板１の反りの発生か防
止され、又後の加熱工程での反りの発生を防止すること
ができ、処理工程中での反りの修正か不要となり作業能
率か向上すると共に、処理工程の精度、信頼性が向上す
る。
チップキャリア２を多面付チップキャリア基板１に嵌戻
す際の歪みか前記長孔で吸収される。従って、チップキ
ャリア２を多面付チップキャリア基板１か保持した状態
での、該多面付チップキャリア基板１の反りの発生か防
止され、又後の加熱工程での反りの発生を防止すること
ができ、処理工程中での反りの修正か不要となり作業能
率か向上すると共に、処理工程の精度、信頼性が向上す
る。
尚、上記実施例に於いては、前記電解メッキ用リードと
前記ワイヤ接続用リードとの交点に長孔を穿設したが、
個々の交点に丸孔を穿設しても良いことは勿論である。
前記ワイヤ接続用リードとの交点に長孔を穿設したが、
個々の交点に丸孔を穿設しても良いことは勿論である。
Ｕ発明の効果コ
以上述べた如く本発明によれば、チップキャリアを多面
付けした状態で、ＩＣ素子の搭載から電気的試験迄−括
して行うことができると共に、チップキャリア保持状態
での基板の反りを防止することができる６
付けした状態で、ＩＣ素子の搭載から電気的試験迄−括
して行うことができると共に、チップキャリア保持状態
での基板の反りを防止することができる６
第１図は本発明の一実施例を示す説明図、第２図は従来
例の説明図、第３図はチップキャリア部分の拡大図であ
る。 １は多面付チップキャリア基板、２はチップキャリア、
３はスルーホール、４はワイヤ接続用リード、５はＩＣ
搭載部、６は電解メッキ用リード、７は長孔を示す。
例の説明図、第３図はチップキャリア部分の拡大図であ
る。 １は多面付チップキャリア基板、２はチップキャリア、
３はスルーホール、４はワイヤ接続用リード、５はＩＣ
搭載部、６は電解メッキ用リード、７は長孔を示す。
Claims (1)
- １）ＩＣ素子が搭載されるチップキャリアが、多面付け
された多面付チップキャリア基板に於いて、電解メッキ
用リードとワイヤ接続用リードとの交点に該電解メッキ
用リードと前記ワイヤ接続用リードとを分断する孔を穿
設したことを特徴とする多面付チップキャリア基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2224613A JPH088323B2 (ja) | 1990-08-27 | 1990-08-27 | 多面付チップキャリア基板のプッシュバック工法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2224613A JPH088323B2 (ja) | 1990-08-27 | 1990-08-27 | 多面付チップキャリア基板のプッシュバック工法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04106959A true JPH04106959A (ja) | 1992-04-08 |
| JPH088323B2 JPH088323B2 (ja) | 1996-01-29 |
Family
ID=16816465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2224613A Expired - Lifetime JPH088323B2 (ja) | 1990-08-27 | 1990-08-27 | 多面付チップキャリア基板のプッシュバック工法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088323B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000006167A (ko) * | 1998-06-19 | 2000-01-25 | 클라크 3세 존 엠. | 집적회로패키지를제조하는방법 |
| KR20010105732A (ko) * | 2000-05-17 | 2001-11-29 | 이중구 | 아이 씨 카드용 금속기판 조립체 및 그 제조방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0282594A (ja) * | 1988-09-19 | 1990-03-23 | Nec Corp | 混成集積回路装置の製造方法 |
-
1990
- 1990-08-27 JP JP2224613A patent/JPH088323B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0282594A (ja) * | 1988-09-19 | 1990-03-23 | Nec Corp | 混成集積回路装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000006167A (ko) * | 1998-06-19 | 2000-01-25 | 클라크 3세 존 엠. | 집적회로패키지를제조하는방법 |
| KR20010105732A (ko) * | 2000-05-17 | 2001-11-29 | 이중구 | 아이 씨 카드용 금속기판 조립체 및 그 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH088323B2 (ja) | 1996-01-29 |
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