JPH04103173A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04103173A JPH04103173A JP22193490A JP22193490A JPH04103173A JP H04103173 A JPH04103173 A JP H04103173A JP 22193490 A JP22193490 A JP 22193490A JP 22193490 A JP22193490 A JP 22193490A JP H04103173 A JPH04103173 A JP H04103173A
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- insulating film
- atmosphere
- film
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- Pending
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- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 239000004065 semiconductor Substances 0.000 title claims description 7
- 238000000034 method Methods 0.000 claims abstract description 5
- 238000000137 annealing Methods 0.000 claims description 5
- 239000011261 inert gas Substances 0.000 claims description 3
- 230000015556 catabolic process Effects 0.000 abstract description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 5
- 239000000758 substrate Substances 0.000 abstract description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 3
- 238000002955 isolation Methods 0.000 abstract description 3
- 230000003647 oxidation Effects 0.000 abstract description 3
- 238000007254 oxidation reaction Methods 0.000 abstract description 3
- 229910052710 silicon Inorganic materials 0.000 abstract description 3
- 239000010703 silicon Substances 0.000 abstract description 3
- 238000004140 cleaning Methods 0.000 abstract 2
- 238000005229 chemical vapour deposition Methods 0.000 abstract 1
- 239000000356 contaminant Substances 0.000 abstract 1
- 230000002542 deteriorative effect Effects 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＬＳＩの製造方法に関する。特にＬＳＩの高信
頼性を可能にする半導体装置の提供をする。
頼性を可能にする半導体装置の提供をする。
ＭＯＳＦＥＴからなるＬＳＩの製造方法においてゲー）
・絶縁膜形成後、ゲート電極形成前に既ゲート絶縁膜表
面をＨＦで除去後、ゲート電極層を形成している。
・絶縁膜形成後、ゲート電極形成前に既ゲート絶縁膜表
面をＨＦで除去後、ゲート電極層を形成している。
従来の形成方法では、ゲート膜表面の除去時にゲートａ
にピンホール（損傷）が発生するために、ゲート膜耐圧
及びＴＤＤＢ特性が劣化した。そのためＬＳＩの信頼性
が損われた。
にピンホール（損傷）が発生するために、ゲート膜耐圧
及びＴＤＤＢ特性が劣化した。そのためＬＳＩの信頼性
が損われた。
本発明は従来の欠点を補い、ゲート［買劣化のない高信
頼性ＬＳＩを可能にする半導体装置の提供を目的とする
。
頼性ＬＳＩを可能にする半導体装置の提供を目的とする
。
ゲート電極膜形成の前にゲート絶縁膜除去後、０段、Ｏ
ｈ、またはＡｒアニールすることを特徴としている。ゲ
ート膜の表面除去時に発生したゲ−ト膜のピンホール（
損傷）は、上記アニールにより修復する。そのため良好
なゲート膜質を得ることができる。
ｈ、またはＡｒアニールすることを特徴としている。ゲ
ート膜の表面除去時に発生したゲ−ト膜のピンホール（
損傷）は、上記アニールにより修復する。そのため良好
なゲート膜質を得ることができる。
本発明の半導体装置は、ＭＯＳＦＥＴからなるＬＳＩの
製造方法においてゲート絶縁膜形成後、ゲート電極形成
前に既ゲート絶縁膜表面を所定量除去し、０２またはＯ
ｎの活性雰囲気中、または、Ｎ２またはＡｒの不活性ガ
ス雰囲気中でアニールしてから、ゲート電極層を形成す
ることを特徴とする。
製造方法においてゲート絶縁膜形成後、ゲート電極形成
前に既ゲート絶縁膜表面を所定量除去し、０２またはＯ
ｎの活性雰囲気中、または、Ｎ２またはＡｒの不活性ガ
ス雰囲気中でアニールしてから、ゲート電極層を形成す
ることを特徴とする。
第１図〜第５図は製造方法の実施例であり、ポリシリコ
ンゲート電極をもつＭＯＳＦＥＴからなるＬＳＩの製造
工程断面図である。
ンゲート電極をもつＭＯＳＦＥＴからなるＬＳＩの製造
工程断面図である。
シリコン基板１に素子分離絶縁膜２を形成後、ゲート酸
化膜３を形成している。 （第１図）ゲート膜表面に存
在する異物や汚染をＨＦで除去した後、ゲート膜の弱い
部分にピンホール（損傷）４が発生する。 （第２図） この後、０２雰囲気中９５０℃で、４０分間の酸化処理
を行い、ピンホールを修復した。 （第３図） 多結晶シリコン５をＣＶＤで形成した。 （第４図） ゲート配線５、ソース・ドレイン６を形成して得られた
ＭＯＳＦＥＴを第５図に示す。
化膜３を形成している。 （第１図）ゲート膜表面に存
在する異物や汚染をＨＦで除去した後、ゲート膜の弱い
部分にピンホール（損傷）４が発生する。 （第２図） この後、０２雰囲気中９５０℃で、４０分間の酸化処理
を行い、ピンホールを修復した。 （第３図） 多結晶シリコン５をＣＶＤで形成した。 （第４図） ゲート配線５、ソース・ドレイン６を形成して得られた
ＭＯＳＦＥＴを第５図に示す。
尚、他実施例としては、０２をＮ２やＡｒの不活性ガス
中に混入させたもの、又０２に０１を添加したものにつ
いても６００〜１０００℃の範囲でゲート耐圧向上の効
果があり、更にＡｒやＮ２のみにおいては、８００〜１
１００℃程度の温度に上げる事により、改善効果がみら
れた。
中に混入させたもの、又０２に０１を添加したものにつ
いても６００〜１０００℃の範囲でゲート耐圧向上の効
果があり、更にＡｒやＮ２のみにおいては、８００〜１
１００℃程度の温度に上げる事により、改善効果がみら
れた。
本発明の製造方法により得、られたＬＳＩのゲート耐圧
不良は激減し、ＴＤＤＢ寿命も延びていることを確認し
ている。
不良は激減し、ＴＤＤＢ寿命も延びていることを確認し
ている。
以上説明したように本発明によれば、ゲート膜耐圧及び
ＴＤＤＢ特性の劣化を防止し、高信頼性のＬＳＩを可能
にする半導体装置の提供が可能となる。
ＴＤＤＢ特性の劣化を防止し、高信頼性のＬＳＩを可能
にする半導体装置の提供が可能となる。
第１図〜第５図はポリシリコンゲート電極をもつＭＯＳ
ＦＥＴからなるＬＳＩの製造工程断面図である。 １・・・シリコン基板 ２・・・素子分離絶縁膜 ３・・・ゲート酸化膜 ４・・・ピンホール ５・・・多結晶シリコン ６・・・ソース・ドレイン 以 上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴木 喜三部 化１名第２図 第３図 第４図 第５図
ＦＥＴからなるＬＳＩの製造工程断面図である。 １・・・シリコン基板 ２・・・素子分離絶縁膜 ３・・・ゲート酸化膜 ４・・・ピンホール ５・・・多結晶シリコン ６・・・ソース・ドレイン 以 上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴木 喜三部 化１名第２図 第３図 第４図 第５図
Claims (2)
- （１）ＭＯＳＦＥＴからなるＬＳＩの製造方法において
ゲート絶縁膜形成後、ゲート電極形成前に既ゲート絶縁
膜表面を所定量除去し、Ｏ＿２またはＯ＿３を含む雰囲
気中でアニールしてからゲート電極層を形成することを
特徴とする半導体装置の製造方法。 - （２）ＭＯＳＦＥＴからなるＬＳＩの製造方法において
ゲート絶縁膜形成後、ゲート電極形成前に既ゲート絶縁
膜表面を所定量除去後、Ｎ＿２またはＡｒの不活性ガス
でアニールしてからゲート電極層を形成することを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22193490A JPH04103173A (ja) | 1990-08-23 | 1990-08-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22193490A JPH04103173A (ja) | 1990-08-23 | 1990-08-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04103173A true JPH04103173A (ja) | 1992-04-06 |
Family
ID=16774451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22193490A Pending JPH04103173A (ja) | 1990-08-23 | 1990-08-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04103173A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0744776A2 (en) * | 1995-05-25 | 1996-11-27 | Central Glass Company, Limited | Amorphous silicon thin film transistor and method preparing same |
| EP0744775A2 (en) * | 1995-05-25 | 1996-11-27 | Central Glass Company, Limited | Microcrystal silicon thin film transistor |
| JP2013254788A (ja) * | 2012-06-05 | 2013-12-19 | Asahi Kasei Electronics Co Ltd | 半導体装置及び半導体装置の製造方法 |
-
1990
- 1990-08-23 JP JP22193490A patent/JPH04103173A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0744776A2 (en) * | 1995-05-25 | 1996-11-27 | Central Glass Company, Limited | Amorphous silicon thin film transistor and method preparing same |
| EP0744775A2 (en) * | 1995-05-25 | 1996-11-27 | Central Glass Company, Limited | Microcrystal silicon thin film transistor |
| EP0744775A3 (en) * | 1995-05-25 | 1997-11-26 | Central Glass Company, Limited | Microcrystal silicon thin film transistor |
| JP2013254788A (ja) * | 2012-06-05 | 2013-12-19 | Asahi Kasei Electronics Co Ltd | 半導体装置及び半導体装置の製造方法 |
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