JPH08181324A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH08181324A JPH08181324A JP32548494A JP32548494A JPH08181324A JP H08181324 A JPH08181324 A JP H08181324A JP 32548494 A JP32548494 A JP 32548494A JP 32548494 A JP32548494 A JP 32548494A JP H08181324 A JPH08181324 A JP H08181324A
- Authority
- JP
- Japan
- Prior art keywords
- hydrogen peroxide
- semiconductor layer
- ammonia
- mixed solution
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Thin Film Transistor (AREA)
- Cleaning Or Drying Semiconductors (AREA)
Abstract
(57)【要約】
【目的】 移動度、閾値電圧、Ｓ係数等のＴＦＴ特性を
向上させることができ、また、多結晶シリコンの半導体
層の表面層に付着された不純物やパーティクルの除去効
果により絶縁耐圧頻度特性に優れたＴＦＴを得る 【構成】 ガラス基板１上に多結晶シリコン膜を成膜
し、多結晶シリコン膜を所定形状にパターニングして半
導体層２を形成した後に、ガラス基板１及び半導体層２
上にゲート絶縁膜４を成膜してなる半導体装置の製造方
法において、ゲート絶縁膜４を成膜する前に、半導体層
２をアンモニアと過酸化水素水との混合液により洗浄を
行い、洗浄によりエッチングされる半導体層２の表面層
３の膜厚を５〔ｎｍ〕以下にし、その後引き続き塩酸と
過酸化水素水との混合液により洗浄を行っている。
向上させることができ、また、多結晶シリコンの半導体
層の表面層に付着された不純物やパーティクルの除去効
果により絶縁耐圧頻度特性に優れたＴＦＴを得る 【構成】 ガラス基板１上に多結晶シリコン膜を成膜
し、多結晶シリコン膜を所定形状にパターニングして半
導体層２を形成した後に、ガラス基板１及び半導体層２
上にゲート絶縁膜４を成膜してなる半導体装置の製造方
法において、ゲート絶縁膜４を成膜する前に、半導体層
２をアンモニアと過酸化水素水との混合液により洗浄を
行い、洗浄によりエッチングされる半導体層２の表面層
３の膜厚を５〔ｎｍ〕以下にし、その後引き続き塩酸と
過酸化水素水との混合液により洗浄を行っている。
Description
【０００１】
【産業上の利用分野】本発明は、絶縁基板上に多結晶シ
リコン膜を成膜し、該多結晶シリコン膜を所定形状にパ
ターニングして半導体層を形成した後に、該絶縁基板及
び半導体層上に絶縁膜を成膜してなる半導体装置の製造
方法に関するものである。
リコン膜を成膜し、該多結晶シリコン膜を所定形状にパ
ターニングして半導体層を形成した後に、該絶縁基板及
び半導体層上に絶縁膜を成膜してなる半導体装置の製造
方法に関するものである。
【０００２】
【従来の技術】従来の半導体装置の製造方法としては、
例えば、絶縁基板を用いて多結晶シリコンにより薄膜ト
ランジスタ（以下、ＴＦＴと省略する）が製造されるよ
うになっている。このＴＦＴは図３に示すように構成す
るものであり、図３において、絶縁性を有するガラス基
板１１上に多結晶シリコン膜を成膜し、該多結晶シリコ
ン膜を所定形状にフォソリソグラフィー法を用いてパタ
ーニングして半導体層１２が形成され、該半導体層１２
の表面をアンモニアと過酸化水素水との混合液により洗
浄（以下、アンモニア過水処理と省略する）が行われ
る。
例えば、絶縁基板を用いて多結晶シリコンにより薄膜ト
ランジスタ（以下、ＴＦＴと省略する）が製造されるよ
うになっている。このＴＦＴは図３に示すように構成す
るものであり、図３において、絶縁性を有するガラス基
板１１上に多結晶シリコン膜を成膜し、該多結晶シリコ
ン膜を所定形状にフォソリソグラフィー法を用いてパタ
ーニングして半導体層１２が形成され、該半導体層１２
の表面をアンモニアと過酸化水素水との混合液により洗
浄（以下、アンモニア過水処理と省略する）が行われ
る。
【０００３】そして、上記アンモニア過水処理が行われ
ると、半導体層１２が約１０〔ｎｍ〕程度エッチングさ
れ、該処理により半導体層１２の表面に付着されている
不純物やパーティクルが除去される。さらに引き続き半
導体層１２の表面層を塩酸と過酸化水素水との混合液に
より洗浄（以下、塩酸過水処理と省略する）が行われ
る。該塩酸過水処理が行われると、半導体層１２の表面
に付着されている金属不純物が除去される。
ると、半導体層１２が約１０〔ｎｍ〕程度エッチングさ
れ、該処理により半導体層１２の表面に付着されている
不純物やパーティクルが除去される。さらに引き続き半
導体層１２の表面層を塩酸と過酸化水素水との混合液に
より洗浄（以下、塩酸過水処理と省略する）が行われ
る。該塩酸過水処理が行われると、半導体層１２の表面
に付着されている金属不純物が除去される。
【０００４】その後、上記ガラス基板１１及び半導体層
１２上にゲート絶縁膜１３が成膜され、該半導体層１２
の領域のゲート絶縁膜１３上の略中央にゲート電極１４
が形成され、該ゲート電極１４をマスクに用いて自己整
合的にソース・ドレイン領域が形成され、上記ゲート絶
縁膜１３及びゲート電極１４上に層間絶縁膜１５が成膜
された後にソース・ゲートのコンタクトホール１６、１
７が開口される。該ソースコンタクトホール１６にソー
ス電極１８、ドレインコンタクトホール１７にドレイン
電極１９が形成されてＴＦＴが構成されるものである。
１２上にゲート絶縁膜１３が成膜され、該半導体層１２
の領域のゲート絶縁膜１３上の略中央にゲート電極１４
が形成され、該ゲート電極１４をマスクに用いて自己整
合的にソース・ドレイン領域が形成され、上記ゲート絶
縁膜１３及びゲート電極１４上に層間絶縁膜１５が成膜
された後にソース・ゲートのコンタクトホール１６、１
７が開口される。該ソースコンタクトホール１６にソー
ス電極１８、ドレインコンタクトホール１７にドレイン
電極１９が形成されてＴＦＴが構成されるものである。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
ような半導体装置の製造方法は、多結晶シリコンの半導
体層１２の不純物を多く含む表面層にアンモニア過水処
理を行うと、アンモニア過水処理によるエッチングレー
トが多結晶シリコンの粒内と粒界とで違うため、均一に
エッチングされずに多結晶シリコンの半導体層１２の表
面性が悪くなる。このため、キャリアの散乱やトラップ
の原因となり、移動度の低下、閾値電圧の増大、信頼性
が低下するという問題点があった。
ような半導体装置の製造方法は、多結晶シリコンの半導
体層１２の不純物を多く含む表面層にアンモニア過水処
理を行うと、アンモニア過水処理によるエッチングレー
トが多結晶シリコンの粒内と粒界とで違うため、均一に
エッチングされずに多結晶シリコンの半導体層１２の表
面性が悪くなる。このため、キャリアの散乱やトラップ
の原因となり、移動度の低下、閾値電圧の増大、信頼性
が低下するという問題点があった。
【０００６】本発明の半導体装置の製造方法は上記のよ
うな問題点を解決したもので、移動度、閾値電圧、ＴＦ
Ｔの変形領域の傾き（以下、Ｓ係数と省略する）等のＴ
ＦＴ特性を向上させることができ、また、多結晶シリコ
ンの半導体層の表面層に付着された不純物やパーティク
ルの除去効果により絶縁耐圧頻度特性に優れたＴＦＴを
得ることができる半導体装置の製造方法を提供すること
を目的とする。
うな問題点を解決したもので、移動度、閾値電圧、ＴＦ
Ｔの変形領域の傾き（以下、Ｓ係数と省略する）等のＴ
ＦＴ特性を向上させることができ、また、多結晶シリコ
ンの半導体層の表面層に付着された不純物やパーティク
ルの除去効果により絶縁耐圧頻度特性に優れたＴＦＴを
得ることができる半導体装置の製造方法を提供すること
を目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に本発明の半導体装置の製造方法は、請求項１記載の発
明は、絶縁基板上に多結晶シリコン膜を成膜し、該多結
晶シリコン膜を所定形状にパターニングして半導体層を
形成した後に、該絶縁基板及び半導体層上に絶縁膜を成
膜してなる半導体装置の製造方法において、上記絶縁膜
を成膜する前に、上記半導体層をアンモニアと過酸化水
素水との混合液により洗浄を行い、該洗浄によりエッチ
ングされる半導体層の表面層の膜厚を５〔ｎｍ〕以下に
し、その後引き続き塩酸と過酸化水素水との混合液によ
り洗浄を行う。
に本発明の半導体装置の製造方法は、請求項１記載の発
明は、絶縁基板上に多結晶シリコン膜を成膜し、該多結
晶シリコン膜を所定形状にパターニングして半導体層を
形成した後に、該絶縁基板及び半導体層上に絶縁膜を成
膜してなる半導体装置の製造方法において、上記絶縁膜
を成膜する前に、上記半導体層をアンモニアと過酸化水
素水との混合液により洗浄を行い、該洗浄によりエッチ
ングされる半導体層の表面層の膜厚を５〔ｎｍ〕以下に
し、その後引き続き塩酸と過酸化水素水との混合液によ
り洗浄を行う。
【０００８】また請求項２記載の発明は、上記アンモニ
アと過酸化水素水との混合液は、液温が８０〔℃〕、混
合比率がアンモニア：過酸化水素：水＝１：１：１０の
ものを使用し、上記塩酸と過酸化水素水との混合液は、
混合比率が塩酸：過酸化水素：水＝１：１：５のものを
使用し、上記半導体層を該アンモニアと過酸化水素との
混合液により５秒間洗浄を行い、その後引き続き該塩酸
と過酸化水素水との混合液により１０秒間洗浄を行う。
アと過酸化水素水との混合液は、液温が８０〔℃〕、混
合比率がアンモニア：過酸化水素：水＝１：１：１０の
ものを使用し、上記塩酸と過酸化水素水との混合液は、
混合比率が塩酸：過酸化水素：水＝１：１：５のものを
使用し、上記半導体層を該アンモニアと過酸化水素との
混合液により５秒間洗浄を行い、その後引き続き該塩酸
と過酸化水素水との混合液により１０秒間洗浄を行う。
【０００９】
【作用】本発明は上記製造方法にて、請求項１記載の発
明は、絶縁膜を成膜する前に、所定形状にパターニング
した半導体層をアンモニアと過酸化水素水との混合液に
より洗浄を行い、該洗浄によりエッチングされる半導体
層の膜厚を５〔ｎｍ〕以下に抑えることにより、移動
度、閾値電圧、Ｓ係数等のＴＦＴ特性を向上させること
ができ、また、半導体層の表面層に付着された不純物や
パーティクルがエッチングにより除去されるので、絶縁
耐圧頻度特性に優れたＴＦＴを得ることができる。
明は、絶縁膜を成膜する前に、所定形状にパターニング
した半導体層をアンモニアと過酸化水素水との混合液に
より洗浄を行い、該洗浄によりエッチングされる半導体
層の膜厚を５〔ｎｍ〕以下に抑えることにより、移動
度、閾値電圧、Ｓ係数等のＴＦＴ特性を向上させること
ができ、また、半導体層の表面層に付着された不純物や
パーティクルがエッチングにより除去されるので、絶縁
耐圧頻度特性に優れたＴＦＴを得ることができる。
【００１０】また請求項２記載の発明は、上記請求項１
記載の製造方法において、アンモニアと過酸化水素水と
の混合液は、液温が８０〔℃〕、混合比率がアンモニ
ア：過酸化水素：水＝１：１：１０のものを使用し、塩
酸と過酸化水素水との混合液は、混合比率が塩酸：過酸
化水素：水＝１：１：５のものを使用し、半導体層を該
アンモニアと過酸化水素との混合液により５秒間洗浄を
行い、その後引き続き該塩酸と過酸化水素水との混合液
により１０秒間洗浄を行うことにより、より最適な半導
体層の表面をエッチングすることができる。
記載の製造方法において、アンモニアと過酸化水素水と
の混合液は、液温が８０〔℃〕、混合比率がアンモニ
ア：過酸化水素：水＝１：１：１０のものを使用し、塩
酸と過酸化水素水との混合液は、混合比率が塩酸：過酸
化水素：水＝１：１：５のものを使用し、半導体層を該
アンモニアと過酸化水素との混合液により５秒間洗浄を
行い、その後引き続き該塩酸と過酸化水素水との混合液
により１０秒間洗浄を行うことにより、より最適な半導
体層の表面をエッチングすることができる。
【００１１】
【実施例】以下、本発明の半導体装置の製造方法の一実
施例を図１及び図２と共に詳細に説明する。図１（ａ）
〜（ｅ）はＴＦＴの製造工程の要部断面図であり、図１
（ａ）において、約６００〔℃〕の熱処理に耐える歪み
点温度の高い絶縁性を有するガラス基板１上にシリコン
水素（Ｓｉ2Ｈ6）ガスでＬＰＣＶＤ法により基板の温度
が約４５０〔℃〕で膜厚約５０〔ｎｍ〕のアモルファス
シリコンを成膜し、該アモルファスシリコン膜を窒素
（Ｎ2）雰囲気中６００〔℃〕で約２０時間アニールし
て、該アモルファスシリコン膜が固相成長によりポリシ
リコン膜となり、エレシマレーザーアニールによりポリ
シリコン膜の表面層を再結晶化する。その後、エッチン
グによりポリシリコン膜を所定形状にアイランド化て、
半導体層２、３を形成する。
施例を図１及び図２と共に詳細に説明する。図１（ａ）
〜（ｅ）はＴＦＴの製造工程の要部断面図であり、図１
（ａ）において、約６００〔℃〕の熱処理に耐える歪み
点温度の高い絶縁性を有するガラス基板１上にシリコン
水素（Ｓｉ2Ｈ6）ガスでＬＰＣＶＤ法により基板の温度
が約４５０〔℃〕で膜厚約５０〔ｎｍ〕のアモルファス
シリコンを成膜し、該アモルファスシリコン膜を窒素
（Ｎ2）雰囲気中６００〔℃〕で約２０時間アニールし
て、該アモルファスシリコン膜が固相成長によりポリシ
リコン膜となり、エレシマレーザーアニールによりポリ
シリコン膜の表面層を再結晶化する。その後、エッチン
グによりポリシリコン膜を所定形状にアイランド化て、
半導体層２、３を形成する。
【００１２】次に図１（ｂ）に示すように、上記半導体
層３の表面にアンモニア過水処理を５秒間行う。該アン
モニア過水処理にはアンモニアと過酸化水素水との混合
液を使用し、該混合液の混合比率は、アンモニア（ＮＨ
4ＯＨ）：過酸化水素（Ｈ2Ｏ2）：水（Ｈ2Ｏ）＝１：
１：１０程度のものが使用される。また、アンモニアの
濃度を０．１〜１０〔％〕の間で変化させて処理時間を
変えても良い。上記アンモニア過水処理により不純物を
多く含む半導体層３は膜厚約５〔ｎｍ〕エッチングされ
る。
層３の表面にアンモニア過水処理を５秒間行う。該アン
モニア過水処理にはアンモニアと過酸化水素水との混合
液を使用し、該混合液の混合比率は、アンモニア（ＮＨ
4ＯＨ）：過酸化水素（Ｈ2Ｏ2）：水（Ｈ2Ｏ）＝１：
１：１０程度のものが使用される。また、アンモニアの
濃度を０．１〜１０〔％〕の間で変化させて処理時間を
変えても良い。上記アンモニア過水処理により不純物を
多く含む半導体層３は膜厚約５〔ｎｍ〕エッチングされ
る。
【００１３】その後引き続き半導体層３の表面に塩酸過
水処理を１０秒間行う。該塩酸過水処理には塩酸と過酸
化水素水との混合液を使用し、該混合液の混合比率は、
塩酸（ＨＣｌ）：過酸化水素（Ｈ2Ｏ2）：水（Ｈ2Ｏ）
＝１：１：５程度のものが使用される。
水処理を１０秒間行う。該塩酸過水処理には塩酸と過酸
化水素水との混合液を使用し、該混合液の混合比率は、
塩酸（ＨＣｌ）：過酸化水素（Ｈ2Ｏ2）：水（Ｈ2Ｏ）
＝１：１：５程度のものが使用される。
【００１４】そして、図１（ｃ）に示すように、ＴＥＯ
Ｓガスを用いたプラズマＣＶＤ法によりシリコン酸化膜
（ＳｉＯ2）を膜厚約１００〔ｎｍ〕成膜してゲート絶
縁膜４を形成する。
Ｓガスを用いたプラズマＣＶＤ法によりシリコン酸化膜
（ＳｉＯ2）を膜厚約１００〔ｎｍ〕成膜してゲート絶
縁膜４を形成する。
【００１５】次に図１（ｄ）に示すように、上記ゲート
絶縁膜４上に膜厚２５０〔ｎｍ〕程度の多結晶シリコン
膜を成膜し、該多結晶シリコン膜を半導体層２の領域上
のゲート絶縁膜４の略中央に所定形状にパターニングし
てゲート電極５を形成する。該ゲート電極５を自己整合
的に不純物元素（Ｎチャネルの場合はリン、Ｐチャネル
の場合はボロン）を１×１０15〔ｉｏｎ／ｃｍ2〕、４
０〔ｋｅＶ〕程度でイオン注入し、活性化を行うことに
よりＴＦＴのソース・ドレイン領域を形成する。また、
ソース・ドレイン領域を形成すると同時にゲート電極５
に不純物イオンを注入して、ゲート電極５の低抵抗化を
行い、その後、膜厚５００〔ｎｍ〕程度のシリコン酸化
膜からなる層間絶縁膜６を成膜する。
絶縁膜４上に膜厚２５０〔ｎｍ〕程度の多結晶シリコン
膜を成膜し、該多結晶シリコン膜を半導体層２の領域上
のゲート絶縁膜４の略中央に所定形状にパターニングし
てゲート電極５を形成する。該ゲート電極５を自己整合
的に不純物元素（Ｎチャネルの場合はリン、Ｐチャネル
の場合はボロン）を１×１０15〔ｉｏｎ／ｃｍ2〕、４
０〔ｋｅＶ〕程度でイオン注入し、活性化を行うことに
よりＴＦＴのソース・ドレイン領域を形成する。また、
ソース・ドレイン領域を形成すると同時にゲート電極５
に不純物イオンを注入して、ゲート電極５の低抵抗化を
行い、その後、膜厚５００〔ｎｍ〕程度のシリコン酸化
膜からなる層間絶縁膜６を成膜する。
【００１６】最後に、図１（ｅ）に示すように、ソース
・ドレイン領域上の層間絶縁膜６にソース・ドレインコ
ンタクトホール７、８を開口し、該両コンタクトホール
７、８にアルミニュームのソース・ドレイン電極９、１
０を形成して、ＴＦＴが完成する。
・ドレイン領域上の層間絶縁膜６にソース・ドレインコ
ンタクトホール７、８を開口し、該両コンタクトホール
７、８にアルミニュームのソース・ドレイン電極９、１
０を形成して、ＴＦＴが完成する。
【００１７】また、上記ようにゲート絶縁膜４の成膜前
に、アンモニア過水処理の時間を変化させた時のＮチャ
ネルのＴＦＴ特性を表１に示す。
に、アンモニア過水処理の時間を変化させた時のＮチャ
ネルのＴＦＴ特性を表１に示す。
【００１８】
【表１】
【００１９】ここでは比較例として、半導体層３をアン
モニア過水処理しないで製造したＴＦＴと、アンモニア
過水処理を５秒間、１０秒間、２０秒間に変化させて製
造したＴＦＴとのＴＦＴ特性の示している。表１から明
らかのように、アンモニア過水処理をしないと、移動度
は１３０〔ｃｍ2／Ｖ・ｓ〕、閾値電圧（Ｖｔｈ）は
３．０〔Ｖ〕、Ｓ係数は０．４０〔Ｖ／ｄｅｃ〕であっ
たのに対し、アンモニア過水処理を５秒間行うと、半導
体層３の表面層が５〔ｎｍ〕膜厚がエッチングされ、移
動度は２００〔ｃｍ2／Ｖ・ｓ〕、Ｖｔｈは２．０
〔Ｖ〕、Ｓ係数は０．３０〔Ｖ／ｄｅｃ〕となり、界面
と結晶性の改善を示している。
モニア過水処理しないで製造したＴＦＴと、アンモニア
過水処理を５秒間、１０秒間、２０秒間に変化させて製
造したＴＦＴとのＴＦＴ特性の示している。表１から明
らかのように、アンモニア過水処理をしないと、移動度
は１３０〔ｃｍ2／Ｖ・ｓ〕、閾値電圧（Ｖｔｈ）は
３．０〔Ｖ〕、Ｓ係数は０．４０〔Ｖ／ｄｅｃ〕であっ
たのに対し、アンモニア過水処理を５秒間行うと、半導
体層３の表面層が５〔ｎｍ〕膜厚がエッチングされ、移
動度は２００〔ｃｍ2／Ｖ・ｓ〕、Ｖｔｈは２．０
〔Ｖ〕、Ｓ係数は０．３０〔Ｖ／ｄｅｃ〕となり、界面
と結晶性の改善を示している。
【００２０】しかし、アンモニア過水処理を１０秒間、
２０秒間行うと、半導体層３の表面層が１０〔ｎｍ〕、
２０〔ｎｍ〕膜厚がエッチングされ、移動度は１８０
〔ｃｍ2／Ｖ・ｓ〕、１５０〔ｃｍ2／Ｖ・ｓ〕、Ｖｔｈ
は２．５〔Ｖ〕、３．０〔Ｖ〕、Ｓ係数は０．３５〔Ｖ
／ｄｅｃ〕、０．４０〔Ｖ／ｄｅｃ〕と半導体層３の表
面層が５〔ｎｍ〕以上エッチングされると悪くなり、エ
ッチングされる膜厚を５〔ｎｍ〕以下に抑える必要があ
る。
２０秒間行うと、半導体層３の表面層が１０〔ｎｍ〕、
２０〔ｎｍ〕膜厚がエッチングされ、移動度は１８０
〔ｃｍ2／Ｖ・ｓ〕、１５０〔ｃｍ2／Ｖ・ｓ〕、Ｖｔｈ
は２．５〔Ｖ〕、３．０〔Ｖ〕、Ｓ係数は０．３５〔Ｖ
／ｄｅｃ〕、０．４０〔Ｖ／ｄｅｃ〕と半導体層３の表
面層が５〔ｎｍ〕以上エッチングされると悪くなり、エ
ッチングされる膜厚を５〔ｎｍ〕以下に抑える必要があ
る。
【００２１】また、図３（ａ）に示すように、アンモニ
ア過水処理と塩酸過水処理との両方の処理（以下、ＲＣ
Ａ処理と省略する）を行っていないと、電界０〜２〔Ｍ
Ｖ／ｃｍ〕、４〜８〔ＭＶ／ｃｍ〕とＴＦＴの絶縁耐圧
頻度にバラツキがあったが、上記ＲＣＡ処理を行うこと
により、電界６〜８〔ＭＶ／ｃｍ〕にＴＦＴの絶縁耐圧
頻度が集中してＴＦＴの絶縁耐圧頻度特性が良くなる。
ア過水処理と塩酸過水処理との両方の処理（以下、ＲＣ
Ａ処理と省略する）を行っていないと、電界０〜２〔Ｍ
Ｖ／ｃｍ〕、４〜８〔ＭＶ／ｃｍ〕とＴＦＴの絶縁耐圧
頻度にバラツキがあったが、上記ＲＣＡ処理を行うこと
により、電界６〜８〔ＭＶ／ｃｍ〕にＴＦＴの絶縁耐圧
頻度が集中してＴＦＴの絶縁耐圧頻度特性が良くなる。
【００２２】
【発明の効果】本発明の半導体装置の製造方法は上記の
ような製造方法であるから、請求項１記載の発明は、絶
縁膜を成膜する前に、所定形状にパターニングした半導
体層をアンモニアと過酸化水素水との混合液により洗浄
を行い、該洗浄によりエッチングされる半導体層の膜厚
を５〔ｎｍ〕以下に抑えることにより、移動度、閾値電
圧、Ｓ係数等のＴＦＴ特性を向上させることができ、ま
た、半導体層の表面層に付着された不純物やパーティク
ルがエッチングにより除去されるので、絶縁耐圧頻度特
性に優れたＴＦＴを得ることができる。
ような製造方法であるから、請求項１記載の発明は、絶
縁膜を成膜する前に、所定形状にパターニングした半導
体層をアンモニアと過酸化水素水との混合液により洗浄
を行い、該洗浄によりエッチングされる半導体層の膜厚
を５〔ｎｍ〕以下に抑えることにより、移動度、閾値電
圧、Ｓ係数等のＴＦＴ特性を向上させることができ、ま
た、半導体層の表面層に付着された不純物やパーティク
ルがエッチングにより除去されるので、絶縁耐圧頻度特
性に優れたＴＦＴを得ることができる。
【００２３】また請求項２記載の発明は、アンモニアと
過酸化水素水との混合液は、液温が８０〔℃〕、混合比
率がアンモニア：過酸化水素：水＝１：１：１０のもの
を使用し、塩酸と過酸化水素水との混合液は、混合比率
が塩酸：過酸化水素：水＝１：１：５のものを使用し、
半導体層を該アンモニアと過酸化水素との混合液により
５秒間洗浄を行い、その後引き続き該塩酸と過酸化水素
水との混合液により１０秒間洗浄を行うことにより、上
記請求項１記載の効果より最適な半導体層の表面をエッ
チングすることができる。
過酸化水素水との混合液は、液温が８０〔℃〕、混合比
率がアンモニア：過酸化水素：水＝１：１：１０のもの
を使用し、塩酸と過酸化水素水との混合液は、混合比率
が塩酸：過酸化水素：水＝１：１：５のものを使用し、
半導体層を該アンモニアと過酸化水素との混合液により
５秒間洗浄を行い、その後引き続き該塩酸と過酸化水素
水との混合液により１０秒間洗浄を行うことにより、上
記請求項１記載の効果より最適な半導体層の表面をエッ
チングすることができる。
【図１】本発明の半導体装置の製造方法を示す薄膜トラ
ンジスタの製造工程の要部縦断面図である。
ンジスタの製造工程の要部縦断面図である。
【図２】本発明の半導体装置の製造方法を示す薄膜トラ
ンジスタの絶縁耐圧頻度の特性図である。
ンジスタの絶縁耐圧頻度の特性図である。
【図３】従来の半導体装置の製造方法を示す薄膜トラン
ジスタの要部縦断面図である。
ジスタの要部縦断面図である。
１ ガラス基板 ２ 半導体層 ３ 表面層 ４ ゲート絶縁膜 ５ ゲート電極 ６ 層間絶縁膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/12 Ｚ
Claims (2)
- 【請求項１】 絶縁基板上に多結晶シリコン膜を成膜
し、該多結晶シリコン膜を所定形状にパターニングして
半導体層を形成した後に、該絶縁基板及び半導体層上に
絶縁膜を成膜してなる半導体装置の製造方法において、 上記絶縁膜を成膜する前に、上記半導体層をアンモニア
と過酸化水素水との混合液により洗浄を行い、該洗浄に
よりエッチングされる半導体層の表面層の膜厚を５〔ｎ
ｍ〕以下にし、その後引き続き塩酸と過酸化水素水との
混合液により洗浄を行うことを特徴とする半導体装置の
製造方法。 - 【請求項２】 上記アンモニアと過酸化水素水との混合
液は、液温が８０〔℃〕、混合比率がアンモニア：過酸
化水素：水＝１：１：１０のものを使用し、上記塩酸と
過酸化水素水との混合液は、混合比率が塩酸：過酸化水
素：水＝１：１：５のものを使用し、上記半導体層を該
アンモニアと過酸化水素との混合液により５秒間洗浄を
行い、その後引き続き該塩酸と過酸化水素水との混合液
により１０秒間洗浄を行うことを特徴とする請求項１記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32548494A JPH08181324A (ja) | 1994-12-27 | 1994-12-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32548494A JPH08181324A (ja) | 1994-12-27 | 1994-12-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08181324A true JPH08181324A (ja) | 1996-07-12 |
Family
ID=18177396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32548494A Pending JPH08181324A (ja) | 1994-12-27 | 1994-12-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08181324A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000260995A (ja) * | 1999-03-10 | 2000-09-22 | Matsushita Electric Ind Co Ltd | 薄膜半導体装置の製造方法 |
| WO2008007814A1 (en) | 2006-07-10 | 2008-01-17 | Lg Chem, Ltd. | Paste electrolyte and rechargeable lithium battery containing the same |
-
1994
- 1994-12-27 JP JP32548494A patent/JPH08181324A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000260995A (ja) * | 1999-03-10 | 2000-09-22 | Matsushita Electric Ind Co Ltd | 薄膜半導体装置の製造方法 |
| WO2008007814A1 (en) | 2006-07-10 | 2008-01-17 | Lg Chem, Ltd. | Paste electrolyte and rechargeable lithium battery containing the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100856436B1 (ko) | 반도체 제조 방법 및 트랜지스터 | |
| KR910007097B1 (ko) | 반도체 장치의 제조 방법 | |
| KR100500451B1 (ko) | 인장된 채널을 갖는 모스 트랜지스터를 구비하는반도체소자의 제조 방법 | |
| JP3220645B2 (ja) | 半導体装置の製造方法 | |
| JP4002868B2 (ja) | デュアルゲート構造およびデュアルゲート構造を有する集積回路の製造方法 | |
| US6235590B1 (en) | Fabrication of differential gate oxide thicknesses on a single integrated circuit chip | |
| KR100392120B1 (ko) | 다결정 실리콘 막의 형성 방법 | |
| JP2005516389A (ja) | 歪み半導体基板を用いてショットキまたはショットキのような接触を形成するソースおよび／またはドレインを有する電界効果トランジスタ | |
| KR100542982B1 (ko) | 결정화방법 및 이를 이용한 박막 트랜지스터의 제조방법 | |
| KR100455594B1 (ko) | 반도체 장치 제조 방법 | |
| US6228728B1 (en) | Method of fabricating semiconductor device | |
| EP0532314A1 (en) | A semiconductor device and a process for fabricating same | |
| JP2002185008A (ja) | 薄膜トランジスタ | |
| JPH08181324A (ja) | 半導体装置の製造方法 | |
| JPH1012609A (ja) | 半導体装置及びその製造方法 | |
| KR100287266B1 (ko) | 실리콘산화막형성방법및모스트랜지스터의게이트산화막 | |
| JPH0738113A (ja) | 薄膜トランジスタの製造方法 | |
| KR100628225B1 (ko) | 반도체 소자의 제조방법 | |
| JP2759411B2 (ja) | 半導体装置およびその作製方法 | |
| JPH0590589A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP2718757B2 (ja) | Ｍｏｓ型半導体装置及びその製造方法 | |
| JP3033518B2 (ja) | 半導体装置の製造方法 | |
| JP3394406B2 (ja) | 結晶性珪素膜の作製方法 | |
| JP4321828B2 (ja) | 半導体装置の作製方法 | |
| JPH04103173A (ja) | 半導体装置の製造方法 |