JPH0410042A - データ書き込みエラー検出回路 - Google Patents
データ書き込みエラー検出回路Info
- Publication number
- JPH0410042A JPH0410042A JP2110278A JP11027890A JPH0410042A JP H0410042 A JPH0410042 A JP H0410042A JP 2110278 A JP2110278 A JP 2110278A JP 11027890 A JP11027890 A JP 11027890A JP H0410042 A JPH0410042 A JP H0410042A
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- Japan
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- circuit
- data
- pulse
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- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 12
- 230000002093 peripheral effect Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 4
- 208000032368 Device malfunction Diseases 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明のデータ書き込みエラー検出回路は、マイクロプ
ロセッサ−を使用したハードウェア回路に関し、特に周
辺出力ポートへデータを書き込んだ時の書き込みエラー
を検出するデータ書き込みエラー検出回路に関する。
ロセッサ−を使用したハードウェア回路に関し、特に周
辺出力ポートへデータを書き込んだ時の書き込みエラー
を検出するデータ書き込みエラー検出回路に関する。
この種の書き込みエラー検出回路としては、マイクロプ
ロセッサ−が書き込んだデータを同一ポートから読み込
んでソフトウェアで比較する。これにより、書き込みエ
ラーを検出している。また、書き込み専用の出力ポート
では、エラーの検出ができていない。
ロセッサ−が書き込んだデータを同一ポートから読み込
んでソフトウェアで比較する。これにより、書き込みエ
ラーを検出している。また、書き込み専用の出力ポート
では、エラーの検出ができていない。
上述した従来の書き込みエラー検出回路において、ソフ
トウェアで比較する場合、出力ポートの数が多ければ処
理時間が長くなる。また、書き込み専用の出力ポートで
は、出力ポート自身の不良、静電ノイズおよび出力ポー
ト先のデハイス不良等により信号が変化し、装置が誤動
作するという欠点がある。
トウェアで比較する場合、出力ポートの数が多ければ処
理時間が長くなる。また、書き込み専用の出力ポートで
は、出力ポート自身の不良、静電ノイズおよび出力ポー
ト先のデハイス不良等により信号が変化し、装置が誤動
作するという欠点がある。
本発明の目的は、このような欠点を除去し、周辺出力ポ
ートへデータを書き込んだ時の書き込みエラーを確実に
検出するデータ書き込みエラー検出回路を提供すること
にある。
ートへデータを書き込んだ時の書き込みエラーを確実に
検出するデータ書き込みエラー検出回路を提供すること
にある。
本発明は、データバスのデータ情報を書き込み信号によ
って取り込んで出力ポートに送り出す出力ポート回路を
備えるデータ書き込みエラー検出回路において、 書き込み信号の変化前に第１のパルスを作成し、書き込
み信号の変化後に第２のパルスを作成するパルス作成回
路と、 このパルス作成回路の第１のパルスにより、データバス
のデータ情報をラッチする第１のラッチ回路と、 出力ポートの出力データおよび第１のラッチ回路の出力
を比較する比較回路と、 パルス作成回路の第２のパルスにより、比較回路の出力
信号をラッチしエラーを検出する第２のラッチ回路と、 この第２のラッチ回路からのエラー信号を一定のパルス
に変換し外部へ伝えるタイマー回路とを有することを特
徴としている。
って取り込んで出力ポートに送り出す出力ポート回路を
備えるデータ書き込みエラー検出回路において、 書き込み信号の変化前に第１のパルスを作成し、書き込
み信号の変化後に第２のパルスを作成するパルス作成回
路と、 このパルス作成回路の第１のパルスにより、データバス
のデータ情報をラッチする第１のラッチ回路と、 出力ポートの出力データおよび第１のラッチ回路の出力
を比較する比較回路と、 パルス作成回路の第２のパルスにより、比較回路の出力
信号をラッチしエラーを検出する第２のラッチ回路と、 この第２のラッチ回路からのエラー信号を一定のパルス
に変換し外部へ伝えるタイマー回路とを有することを特
徴としている。
前述した本発明において、パルス作成回路は、システム
クロックとアドレスラッチイネ−フルに同期して、書き
込み信号の前後にパルスを出力するのが好適である。
クロックとアドレスラッチイネ−フルに同期して、書き
込み信号の前後にパルスを出力するのが好適である。
［実施例］
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明の一実施例を示すブロック図である。
第１図に示されるデータ書き込みエラー検出回路は、デ
ータバス１１のデータを出力ポート１６に送る出力ポー
ト回路２と、入力端子１４のシステムクロックｄと入力
端子１３のアドレスラッチイネーブル信号Ｃに同期して
、入力端子１２の書き込み信号すの前後にパルスを出力
するパルス作成回路１と、パルス作成回路１の出力端子
ＱＡの出力でデータをラッチするラッチ回路３と、出カ
ポ−）１６の出力データｊおよびラッチ回路３の出力を
入力としてデータを比較する比較回路４と、パルス作成
回路１の出力端子Ｑ、の出力で比較回路４の出力信号を
ラッチし、エラーを検出するラッチ回路５と、ラッチ回
路５の出力のエラー信号を一定のパルスに変換し、出力
端子１５を介して外部へ伝えるタイマー回路６とで構成
されている。
ータバス１１のデータを出力ポート１６に送る出力ポー
ト回路２と、入力端子１４のシステムクロックｄと入力
端子１３のアドレスラッチイネーブル信号Ｃに同期して
、入力端子１２の書き込み信号すの前後にパルスを出力
するパルス作成回路１と、パルス作成回路１の出力端子
ＱＡの出力でデータをラッチするラッチ回路３と、出カ
ポ−）１６の出力データｊおよびラッチ回路３の出力を
入力としてデータを比較する比較回路４と、パルス作成
回路１の出力端子Ｑ、の出力で比較回路４の出力信号を
ラッチし、エラーを検出するラッチ回路５と、ラッチ回
路５の出力のエラー信号を一定のパルスに変換し、出力
端子１５を介して外部へ伝えるタイマー回路６とで構成
されている。
このような構成のデータ書き込みエラー検出回路におい
てパルス作成回路１の入力には、アドレスラッチイネー
ブル信号Ｃとシステムクロックｄとが入力され、出力ポ
ート回路２の入力には、データバス１１のデータａとデ
ータ書き込み信号すとが入力され、出力ポート回路２か
らの出力ポート信号ｊが出力ポート１６へ送られる。ラ
ッチ回路３の入力には、データバス１１のデータａとパ
ルス作成回路１の出力パルスであるラッチクロックｅが
入力され、比較回路４の入力には、出力ポート信号ｊと
同じ信号およびラッチ回路３の出力である出力ポート信
号比較データｇが入力され、ラッチ回路５の入力には、
比較回路４の出力であるデータ比較結果信号りとパルス
作成回路１の出力パルスであるラッチクロックｆが入力
され、ラッチ回路５の出力信号である書き込みエラー信
号ｉは、タイマー回路６を通り、書き込みエラー信号と
して出力端子１５に出力されている。
てパルス作成回路１の入力には、アドレスラッチイネー
ブル信号Ｃとシステムクロックｄとが入力され、出力ポ
ート回路２の入力には、データバス１１のデータａとデ
ータ書き込み信号すとが入力され、出力ポート回路２か
らの出力ポート信号ｊが出力ポート１６へ送られる。ラ
ッチ回路３の入力には、データバス１１のデータａとパ
ルス作成回路１の出力パルスであるラッチクロックｅが
入力され、比較回路４の入力には、出力ポート信号ｊと
同じ信号およびラッチ回路３の出力である出力ポート信
号比較データｇが入力され、ラッチ回路５の入力には、
比較回路４の出力であるデータ比較結果信号りとパルス
作成回路１の出力パルスであるラッチクロックｆが入力
され、ラッチ回路５の出力信号である書き込みエラー信
号ｉは、タイマー回路６を通り、書き込みエラー信号と
して出力端子１５に出力されている。
次に、このデータ書き込みエラー検出回路の動作を、第
２図のタイミング図を参照して説明する。
２図のタイミング図を参照して説明する。
入力端子１４に加えられるシステムクロックｄにおいて
、時間ＳＩ〜Ｓ４はＣＰＵのマシンサイクルを示し、そ
の中の時間ＴＩ−Ｔ４はサイクルクロックを示す。入力
端子１３のアドレスラッチイネーブル信号Ｃは時間Ｔ、
のタイミングで常に“１“のパルスを入力し、入力端子
１２のデータ書き込み信号すは時間Ｔ ｚ 、 Ｔ ３
のタイミングで常に１１０１＋のパルスを人力し、デー
タバス１１のデータａは時間Ｔ、のタイミングでアドレ
ス情報を入力し、時間Ｔ２〜Ｔ４のタイミングでデータ
情報を常に入力している。
、時間ＳＩ〜Ｓ４はＣＰＵのマシンサイクルを示し、そ
の中の時間ＴＩ−Ｔ４はサイクルクロックを示す。入力
端子１３のアドレスラッチイネーブル信号Ｃは時間Ｔ、
のタイミングで常に“１“のパルスを入力し、入力端子
１２のデータ書き込み信号すは時間Ｔ ｚ 、 Ｔ ３
のタイミングで常に１１０１＋のパルスを人力し、デー
タバス１１のデータａは時間Ｔ、のタイミングでアドレ
ス情報を入力し、時間Ｔ２〜Ｔ４のタイミングでデータ
情報を常に入力している。
これらのタイミング信号が加えられると、これらのタイ
ミング信号に同期して、パルス作成回路１は、ラッチ回
路３３に加えるラッチクロックｅを時間Ｔ３のタイミン
グｔＩＩ＋ ｔ２１＝ ｔ３＋＋ ｔ４１で作成
している。これは、データバス１１のデータ情報をデー
タ書き込み信号すの直前でラッチすることで、出力ポー
ト１６へ書き込むべきデータ情報を記憶し、実際の出力
ポート１６へ出力されたデータ情報と比較するためであ
る。また、パルス作成回路１は、ラッチ回路５のラッチ
クロックｆを時間Ｔ４のタイミングｔ １３１ ｔ
２３１ ｔ ３１＋ ｔ ３４で作成している。こ
れは、比較回路４のデータ比較結果りをデータ書き込み
信号すの直後でラッチすることで、出力ポート１６へ書
き込むべきデータ情報が正常であるか否４ｂ）を検出す
るためである。時間Ｓ１は正常時の各信号の状態を示す
。
ミング信号に同期して、パルス作成回路１は、ラッチ回
路３３に加えるラッチクロックｅを時間Ｔ３のタイミン
グｔＩＩ＋ ｔ２１＝ ｔ３＋＋ ｔ４１で作成
している。これは、データバス１１のデータ情報をデー
タ書き込み信号すの直前でラッチすることで、出力ポー
ト１６へ書き込むべきデータ情報を記憶し、実際の出力
ポート１６へ出力されたデータ情報と比較するためであ
る。また、パルス作成回路１は、ラッチ回路５のラッチ
クロックｆを時間Ｔ４のタイミングｔ １３１ ｔ
２３１ ｔ ３１＋ ｔ ３４で作成している。こ
れは、比較回路４のデータ比較結果りをデータ書き込み
信号すの直後でラッチすることで、出力ポート１６へ書
き込むべきデータ情報が正常であるか否４ｂ）を検出す
るためである。時間Ｓ１は正常時の各信号の状態を示す
。
時間Ｓ２において、タイミングｔ２１でラッチした出力
ポート比較データｇは°゛１”であるのに対し、タイミ
ングｔ２□でラッチした出力ポート信号ｊは“０”であ
るため、データ比較結果りは“１”となり、タイミング
ｔｚ＋で書き込みエラー信号ｉが出力される。この書き
込みエラー信号ｉをトリガとし、タイマー回路６は、一
定時間Ｅ（ｔ）の書き込みエラー信号ｋを出力端子１５
に出力している。
ポート比較データｇは°゛１”であるのに対し、タイミ
ングｔ２□でラッチした出力ポート信号ｊは“０”であ
るため、データ比較結果りは“１”となり、タイミング
ｔｚ＋で書き込みエラー信号ｉが出力される。この書き
込みエラー信号ｉをトリガとし、タイマー回路６は、一
定時間Ｅ（ｔ）の書き込みエラー信号ｋを出力端子１５
に出力している。
また、時刻Ｓ３では、書き込みエラー信号ｊは発生せず
、もとの正常な状態に戻っている。これにより、出力端
子１５から送り出される書き込みエラー信号にも正常を
示す状態となる。
、もとの正常な状態に戻っている。これにより、出力端
子１５から送り出される書き込みエラー信号にも正常を
示す状態となる。
このように、マイクロプロセッサ−がデータバスを通し
て周辺出力ポートへデータを書き込むデータ書き込み回
路において、システムクロックとアドレスラッチイネー
ブルに同期して書き込み信号の前後にパルスを出力する
パルス作成回路と、パルスの一方の出力でデータをラッ
チする第１のラッチ回路と、出力ポートの出力データお
よび第１のラッチ回路の出力を入力とし、データを比較
する比較回路と、パルス作成回路の他方の出力で比較回
路の出力信号をラッチし、エラーを検出する第２のラッ
チ回路と、第２のラッチ回路の出力のエラー信号を一定
のパルスに変換し、外部へ伝えるタイマー回路とを有し
ている。
て周辺出力ポートへデータを書き込むデータ書き込み回
路において、システムクロックとアドレスラッチイネー
ブルに同期して書き込み信号の前後にパルスを出力する
パルス作成回路と、パルスの一方の出力でデータをラッ
チする第１のラッチ回路と、出力ポートの出力データお
よび第１のラッチ回路の出力を入力とし、データを比較
する比較回路と、パルス作成回路の他方の出力で比較回
路の出力信号をラッチし、エラーを検出する第２のラッ
チ回路と、第２のラッチ回路の出力のエラー信号を一定
のパルスに変換し、外部へ伝えるタイマー回路とを有し
ている。
これにより、本実施例は、出力ポートの信号が何らかの
原因でＣＰＵからのデータと一致しなかった場合、一定
時間Ｅ （ｔ）のエラーパルスにすることで書き込みエ
ラーを明確にしているため、このエラーパルスを利用し
てデータを再書き込みすることができ、装置の誤動作を
防くことおよび出力ポートの異常を検出することができ
る。
原因でＣＰＵからのデータと一致しなかった場合、一定
時間Ｅ （ｔ）のエラーパルスにすることで書き込みエ
ラーを明確にしているため、このエラーパルスを利用し
てデータを再書き込みすることができ、装置の誤動作を
防くことおよび出力ポートの異常を検出することができ
る。
以上説明したように、本発明によれば、周辺出力ポート
へデータを書き込んだ時の書き込みエラーを確実に検出
できる効果がある。
へデータを書き込んだ時の書き込みエラーを確実に検出
できる効果がある。
第１図は、本発明の一実施例を示すブロック図、第２図
は、第１図の実施例のタイミング図である。 パルス作成回路 出力ポート回路 ラッチ回路 比較回路 タイマー回路
は、第１図の実施例のタイミング図である。 パルス作成回路 出力ポート回路 ラッチ回路 比較回路 タイマー回路
Claims (2)
- （１）データバスのデータ情報を書き込み信号によって
取り込んで出力ポートに送り出す出力ポート回路を備え
るデータ書き込みエラー検出回路において、 書き込み信号の変化前に第１のパルスを作成し、書き込
み信号の変化後に第２のパルスを作成するパルス作成回
路と、 このパルス作成回路の第１のパルスにより、データバス
のデータ情報をラッチする第１のラッチ回路と、 出力ポートの出力データおよび第１のラッチ回路の出力
を比較する比較回路と、 パルス作成回路の第２のパルスにより、比較回路の出力
信号をラッチしエラーを検出する第２のラッチ回路と、 この第２のラッチ回路からのエラー信号を一定のパルス
に変換し外部へ伝えるタイマー回路とを有することを特
徴とするデータ書き込みエラー検出回路。 - （２）パルス作成回路は、システムクロックとアドレス
ラッチイネーブルに同期して、書き込み信号の前後にパ
ルスを出力する請求項１記載のデータ書き込みエラー検
出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2110278A JPH0410042A (ja) | 1990-04-27 | 1990-04-27 | データ書き込みエラー検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2110278A JPH0410042A (ja) | 1990-04-27 | 1990-04-27 | データ書き込みエラー検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0410042A true JPH0410042A (ja) | 1992-01-14 |
Family
ID=14531639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2110278A Pending JPH0410042A (ja) | 1990-04-27 | 1990-04-27 | データ書き込みエラー検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0410042A (ja) |
-
1990
- 1990-04-27 JP JP2110278A patent/JPH0410042A/ja active Pending
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