JPH0410039A

JPH0410039A - メモリ制御方式

Info

Publication number: JPH0410039A
Application number: JP11320990A
Authority: JP
Inventors: Mikio Shiraki; 白木　幹夫
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-04-27
Filing date: 1990-04-27
Publication date: 1992-01-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明はメモリ制御方式に関し、特にコンピュータシ
ステムのメインメモリに対するアクセスを制御するメモ
リ制御方式に関する。

（従来の技術）一般に、３２ビツトのマシンにおいては、メインメモリ
に対するＣＰＵまたはＩ１０装置によるアクセスは、４
バイト単位で実行される。今、仮りに４バイトＭＳＢリ
ードを考えると、メモリアドレスによって指定されるア
クセス範囲が４バイトバウンダリで区画された境界内部
にある場合は、１回のアクセスでメモリリード可能であ
るが、４バイトバウンダリで区画された境界を跨がる場
合には、２回のアクセスが必要である。なぜなら、メイ
ンメモリは、４バイトバウンダリの区画単位でアクセス
されるからである。

第４図には、メインメモリをアクセスするための従来の
ハードウェア構成か示されている。ここでは、メモリリ
ードのみに注目している。第４図において、■はメモリ
の各種制御を行うメモリ制御部（ＭＣＮＴ）である。２
はメインメモリであり、３２ビツトのメモリアドレスの
上位３０ピツ）ＡＤ３１−０２によって行アドレスが指
定され、列方向がメモリアドレスの下位２ビツトｒｏＯ
Ｊ。

ｒｏｌＪ、ｒｌＯＪ、ｒｌｌＪに対応する第１乃至第４
の４つのブロック（ＭＭＬ〜ＭＭ４　）に分割されてい
る。３は３２ビツト幅のデータバス、また４は３２ビツ
ト幅のアドレスバスである。

このようなメインメモリ２にアクセス範囲が４バイトバ
ウンダリで区画された境界を跨がらないようなメモリア
ドレス（下位２ビツトが「００」のメモリアドレス）が
与えられた場合には、「００」の下位２ビツトに対応す
る第１のブロック（ＭＭｌ）を先頭とする連続する４バ
イト分のデータがアクセス対象となるので、メインメモ
リ２の４つのブロック（Ｍ　Ｍ　１〜ＭＭ４）の同一行
の記憶領域Ａから４バイトデータが一度に読み出され、
その４バイトデータか３２ビツトのデータバス（Ｄ　Ｂ
　３１−００　）へ出力される。

しかし、４バイトバウンダリで区画された境界を跨がる
ようなアクセス範囲のメモリアドレス（例えば下位２ビ
ツトが「０１」のメモリアドレス）が与えられた場合は
、第５図（Ａ）に示されているように、「○ＩＪの下位
２ビツトに対応する第２のブロック（ＭＭＩ　）を先頭
とする連続する４バイト分のデータがアクセス対象とな
るので、初めにメモリ領域Ａ１をアクセスし、２回目に
アドレスを＋４して次行のメモリ領域Ａ２をアクセスし
て、２つのデータを合成して必要な４バイトをとり出さ
なければならない。

Ｓら以上はメモリアクセスがＭ！指定の場合である。ＬＳＢ
指定の場合は第５図（Ｂ）のようになり、アクセス対象
の４バイトデータが４バイトバウンダリで区画された境
界を跨ぐようなメモリアドレス（例えば下位２ビツトが
「０１」のメモリアドレス）か与えられた場合は、「０
１」の下位２ビツトに対応する第２のブロック（ＭＭＩ
　）を先頭とする連続する４バイト分のデータがアクセ
ス対象となるので、初めに領域Ａ３をアクセスし、２回
目にアドレスを−４して前行の領域Ａ４をアクセスして
、２つのデータを合成する必要かある。

このように、従来では、アクセス対象の４バイトデータ
が４バイトバウンダリで区画された境界を跨いで２つの
区間つまり２行に存在している場合には、２回のアクセ
スを行うことか必要であった。

このため、ＣＰＵまたはＩｌｏからメインメモリ２をア
クセスする場合、そのメモリアドレスによってアクセス
回数が異なるため、アドレス管理が複雑化される。また
、アクセス回数の増加によって、システムバスの専有率
が大きくなり、データ処理効率が低下される不具合も生
じる。

従って、従来は、このような問題が生じないようにする
ために、常に４バイトバウンダリを意識したプログラム
開発を行う必要があり、プログラム開発の自由度が低下
される欠点があった。

（発明が解決しようとする課題）従来では、メモリアドレスの値によってアクセス回数が
異なってしまうため、常にメモリアドレスのバウンダリ
を意識したプログラム開発を行う必要があり、プログラ
ム開発の自由度が低下される欠点かあった。

この発明はこのような点に鑑みてなされたもので、メモ
リアドレスの値に関係なく１回のメモリアクセスでデー
タのリード／ライトを実行できるようにし、メモリアド
レスのバウンダリを意識する事なく任意のアドレスでメ
インメモリをアクセスする事ができるメモリ制御方式を
提供することを目的とする。

［発明の構成］（５題を解決するための手段および作用）この発明によ
るメモリ制御方式は、Ｎビットのメモリアドレスの下位
ｎビットに対応する２ｎ個のメモリ列ブロックに分割さ
れ、これら各メモリ列ブロックの記憶領域が前記メモリ
アドレスの上位（Ｎ−ｎ）ビットより成る行アドレスに
よって行単位でアドレス指定されるメモリと、このメモ
リに与えられるＮビットのメモリアドレスによって指定
された記憶領域を先頭とする２ｎ個の連続する記憶領域
が同時にアドレス指定されるように、前記メモリ列ブロ
ックに与えられる行アドレス値をそのメモリアドレスの
下位ｎビットの値に基づいて各メモリ列ブロック毎に変
換する変換手段と、前記メモリブロックの２ｎ個の記憶
領域に対応するデータ幅を有する読み出し／書き込みデ
ータを前記メモリアドレスの下位ｎビットの内容に応じ
て記憶領域毎に組み替える手段とを具備し、前記Ｎビッ
トのメモリアドレスで指定される任意のアドレスの記憶
領域を先頭とする２ｎ個の連続する記憶領域を同時にア
クセスすることを特徴とする。

このメモリ制御方式においては、各メモリ列ブロックに
与えられる行アドレス値がメモリアドレスの下位２ビツ
トの内容にしたがって変換されるので、アクセス対象の
２ｎ個の連続する記憶領域が２行に跨がって存在する場
合でも１回のメモリアクセスによってデータのリード／
ライトを行うことができる。このため、メモリアドレス
のバウンダリを意識する事なく、任意のアドレスでメモ
リをアクセスする事ができる。

（実施例）以下、図面を参照してこの発明の詳細な説明する。

第１図にはこの発明の一実施例に係わるメモリアクセス
方式を実現するためのコンピュータシステムの構成が示
されている。

このシステムは、メモリ制御部１、メインメモリ２．３
２ビツト幅のデータバス３．３２ビツト幅のアドレスバ
ス４、アドレスバスコントローラ５、アドレスバスセレ
クタ６、およびデータバスセレクタ７を備えている。

メモリ制御部ｌは、メインメモリ２をアクセスするため
の各種メモリ制御を行う。メインメモリ２は４バイトバ
ウンダリで区画されたアドレス空間を有するものであり
、第１乃至第４の４個のメモリ列ブロック（ＭＭＩ〜Ｍ
Ｍ４　）　２ａ〜２ｄに分割されている。これらメモリ
列ブロック２ａ〜２ｄは３２ビツトのメモリアドレスの
下位２ビ・ソトの内容、つまり「００」、「０１」、「
１０」、「１１」にそれぞれ対応しており、また３２ビ
ツトのメモリアドレスの上位３０ビツト（ＡＤ３１−０
２　）によって行アドレスが共通に割り当てられている
。このため、４個のメモリ列ブロック２ａ〜２ｄの各行
の記憶領域には、メモリ列プロ・ツク２ａから２ｄの方
向に連続する４つのアドレスが割り当てられることにな
る。

アドレスバスコントローラ５は、アドレスバス４からの
メモリアドレスの下位２ビツト（ＡＤｏｌ−００）の内
容に応じて、アドレスバスセレクタ６およびデータバス
セレクタ７を制御する。

アドレスバスセレクタ６は、４個のメモリ列ブロック２
ａ〜２ｄにそれぞれ対応する４個のセレクタ６ａ〜６ｄ
を備えており、ＣＰＵまたはＩ１０装置からメインメモ
リ２に与えられるメモリアドレスの上位３０ビツト（Ａ
　Ｄ　３１−０２　）を行アドレスとして受信し、アド
レスバスコントローラ５から出力される制御信号に従っ
て、その上位３０ビツトによって指定される行アドレス
値を各メモリ列ブロック２ａ〜２ｄにそれぞれ対応する
値に変換する。この変換は、３２ビツトのメモリアドレ
スによって指定された４バイト分のアクセス範囲がメモ
リ列ブロック２ａ〜２ｄの同一行に無く、２行に跨がっ
て存在している場合に実行される。

例えば、３２ビツトのメモリアドレスの下位２ビツトが
「０１」の場合には、そのメモリアドレスによって指定
される４バイト分のアクセス範囲は、第２のメモリ列ブ
ロック２ｂの第ｎ行の１バイト分の記憶領域から始まり
、１３のメモリ列ブロック２Ｃの第ｎ行の１バイト分の
記憶領域、第４のメモリ列ブロック２ｄの第ｎ行の１バ
イト分の記憶領域、さらには、第ｎ＋１行の第１のメモ
リ列ブロック２ａの１バイト分の記憶領域までの４バイ
トとなる。

この場合、第２乃至第４のメモリ列ブロック２ｂ〜２ｄ
に対してはセレクタ６ｂ〜６ｄによってメモリアドレス
の上位３０ビツトをそのまま行アドレスとして与えて、
メモリ列ブロック２ｂ〜２ｄ各々の第ｎ行の１バイト分
の記憶領域をアクセスし、また第１のメモリ列ブロック
２ａに対しては第ｎ＋１行の１バイト分の記憶領域が指
定されるようにセレクタ６ａによってメモリアドレスの
上位３０ビツトに＋１した値を行アドレスとして与える
。

データバスセレクタ７は、メインメモリ２のメモリ列ブ
ロック２ａ〜２ｄからそれぞれ１バイトずつ読み出され
た合計４バイトの読み出しデータを受信し、その受信し
た読み出しデータをアドレスバスコントローラ５からの
制御信号にしたがってバイト単位で組み替えてデータバ
ス３に出力する。

また、データバスセレクタ７は、データバス３からの４
バイトの書き込みデータを受信し、その受信した書き込
みデータをアドレスバスコントローラ５からの制御信号
にしたがってバイト単位で組み替えてメモリ列ブロック
２ａ〜２ｄに供給する。

このようなデータの組み替え処理は、３２ビツトのメモ
リアドレスによって指定された４バイト分のアクセス範
囲かメモリ列ブロック２ａ〜２ｄの同一行に無く、２行
に跨かって存在している場合に実行される。

例えば、メモリリートにおいて、３２ビツトのメモリア
ドレスの下位２ビツトが「０１」の場合には、そのメモ
リアドレスによって指定される４バイト分のアクセス範
囲は、第２のメモリ列ブロック２ｂの第ｎ行の１バイト
分の記憶領域から始まり、第３のメモリ列ブロック２ｃ
の第ｎ行の１バイト分の記憶領域、第４のメモリ列ブロ
ック２ｄの第ｎ行の１バイト分の記憶領域、さらには第
ｎ＋１行の第１のメモリ列ブロック２ａの１バイト分の
記憶領域までの４バイトとなる。

この場合、データバスセレクタ７は、第２乃至第４のメ
モリ列ブロック２ｂ〜２ｄから８ビツトずつそれぞれ読
み出された合計２４ビット分のデータをＭＳＢ側にシフ
トし、第１のメモリ列ブロック２ａから読み出された８
ビツトの読み出しデータをその２４ビツト分のデータに
後続させる。

第２図にはアドレスセレクタ６の具体的な構成の一例が
示されている。

このアドレスセレクタ６のセレクタ６ａはセレクト回路
１１を備えており、このセレクト回路１１は、アドレス
バスコントローラ５から制御信号ａが供給された際に上
位３０ビツトのメモリアドレス（Ａ　Ｄ　３１−０２　
）をそのまま第１のメモリ列ブロック２ａの行アドレス
（ＭＭ　Ｉ　Ａ　Ｄ３１−０２　）として選択し、また
アドレスバスコントローラ５から制御信号すが供給され
た際には上位３０ビツトのメモリアドレス（Ａ　Ｄ　３
１−０２　）に＋１された値を第１のメモリ列ブロック
２ａの行アドレス（ＭＭＩＡＤ３１−０２　）として選
択する。

セレクタ６ｂはセレクト回路１２を備えており、このセ
レクト回路１２は、アドレスバスコントローラ５から制
御信号Ｃが供給された際に上位３０ビツトのメモリアド
レス（Ａ　Ｄ　３１−０２　）をそのまま第２のメモリ
列ブロック２ｂの行アドレス（ＭＭ　２　Ａ　Ｄ　３１
−０２　）として選択し、またアドレスバスコントロー
ラ５から制御信号ｄが供給された際には上位３０ビツト
のメモリアドレス（Ａ　Ｄ　３１−０２　）に＋１され
た値を第２のメモリ列ブロック２ｂの行アドレス（ＭＭ
　２　Ａ　Ｄ　３１−０２　）として選択し、さらにア
ドレスバスコントローラ５から制御信号ｅが供給された
際に上位３０ビツトのメモリアドレス（Ａ　Ｄ　３１−
０２　）に−１された値を第２のメモリ列ブロック２ｂ
の行アドレス（ＭＭ　２　Ａ　Ｄ　３１−０２　）とし
て選択する。

セレクタ６ｃはセレクト回路１３を備えており、このセ
レクト回路１３は、アドレスバスコントローラ５から制
御信号ｆが供給された際に上位３０ビツトのメモリアド
レス（、Ａ　Ｄ　３１−０２　）をそのまま第３のメモ
リ列ブロック２ｃの行アドレス（ＭＭ３ＡＤ３１−０２
　）として選択し、またアドレスバスコントローラ５か
ら制御信号ｇが供給された際には上位３０ビツトのメモ
リアドレス（Ａ　Ｄ　３１−０２　）に＋１された値を
第３のメモリ列ブロック２Ｃの行アドレス（ＭＭ３ＡＤ
３１−０２　）として選択し、さらにアドレスバスコン
トローラ５から制御信号りか供給された際に上位３０ビ
ツトのメモリアドレス（Ａ　Ｄ　３１−０２　＞　　に
−１された値を第３のメモリ列ブロック２Ｃの行アドレ
ス（ＭＭ　３　Ａ　Ｄ　３１−０２　）として選択する
。

セレクタ６ｄはセレクト回路１４を備えており、このセ
レクト回路１４は、アドレスバスコントローラ５から制
御信号１か供給された際に上位３０ビツトのメモリアド
レス（Ａ　Ｄ　３１−０２　）をそのまま第４のメモリ
列ブロック２ｄの行アドレス（ＭＭ４ＡＤ３１−０２　
＞　　として選択し、またアドレスバスコントローラ５
から制御信号ｊが供給された際には上位３０ビツトのメ
モリアドレス（Ａ　Ｄ　３１−０２　）に−１された値
を第４のメモリ列ブロック２ｄの行アドレス（ＭＭ４　
ＡＤ３１−０２　）として選択する。

第３図にはデーバスセレクタ７の具体的な構成の一例が
示されている。

このデーバスセレクタ７は、３２ビツトのデータの構造
を８ビット単位で組み替えるためのシフト機能を有する
セレクト回路２１を備えている。このセレクト回路２１
は、アドレスバスコントローラ５から制御信号ｋが供給
された際に第１乃至第４のメモリ列ブロック２ａ〜２ｄ
から読み出された３２ビツトのデータ（Ｍ　Ｄ　Ｂ　３
１．−２４　）をそのまま３２ビツトの読み出しデータ
（Ｄ　Ｂ　３１−００　）としてブタバス３に出力する
。

また、アドレスバスコントローラ５から制御信号ｇが供
給された際には、第２乃至第４のメモリ列ブロック２ｂ
〜２ｄから読み出された２４ビツトのデータ（ＭＤ　Ｂ
　２３−００　）をＭＳＢ側に８ビツトシフトすると共
に、第１のメモリ列ブロック２ａから読み出された８ビ
ツトデータ（ＭＤ　Ｂ　３１−２４　）をその２４ビツ
トデータのＬＳＢ側に後続させることによってデータを
組み替え、それを３２ビツトの読み出しデータ（Ｄ　Ｂ
　３１−００　）としてデータバス３に出力する。

また、アドレスバスコントローラ５から制御信号ｍが供
給された際には、第３および第４のメモリ列ブロック２
ｃ、　２ｄから読み出された１６ビツトのデータ（ＭＤ
　Ｂ　１５−００　）をＭＳＢ側に１６ビツトシフトす
ると共に、第１および第２のメモリ列ブロック２ａ、　
２ｂから読み出された１６ビツトデータ（Ｍ　Ｄ　Ｂ　
３１−１８　）をその１６ビツトデータのＬＳＢ側に後
続させることによってデータを組み替え、それを３２ビ
ツトの読み出しデータ（Ｄ　Ｂ　３１−００　＞として
データバス３に出力する。

さらに、アドレスバスコントローラ５から制御信号ｎが
供給された際には、第４のメモリ列ブロック２ｄから読
み出された８ビツトのデータ（ＭＤ　ＢＯ７−００）を
ＭＳＢ側に２４ビツトシフトすると共に、第１乃至第３
のメモリ列ブロック２ａ〜２ｃから読み出された２４ビ
ツトデータ（ＭＤＢ３１−０８　）をその８ビツトデー
タのＬＳＢ側に後続させることによってデータを組み替
え、それを３２ビツトの読み出しデータ（Ｄ　Ｂ　３１
−００　）としてデータバス３に出力する。

書き込みデータの組み替えも、このような読み出しデー
タの組み替えと同様にして行われる。

ここで、アドレスバスコントローラ５からの制御信号ａ
　−ｎは、メモリアドレスの下位２ビツト（ＡＤＯＩ、
　ＡＤＯＯ）の内容と、ＭＳＢとＬＳＢのどちらが指定
されるかによって、次のように与えられる。

ａ−ＭＳ　Ｂ−ＡＤＯＬ・ＡＤＯＯ＋Ｌ　Ｓ　Ｂｂ−Ｍ
ＳＢ・　（Ａ　Ｄ　Ｏ１＋　Ａ　Ｄ　００）ｃ−ＭＳ　
Ｂ−ＡＤＯＩ＋ＬＳＢ・　（Ａ　Ｄ　ｏｌ＋　Ａ　Ｄ　００）ｄ−Ｍ
ＳＢ−ＡＤ旧十ｔ　Ｓ、Ｂ　−Ａ　Ｄ　０１ｇ−ＭＳＢ−ＡＤＯＩ−ＡＤＯＯｈ−ＬＳＢ−ＡＤＯＩｉ−ＭＳＢ＋ＬＳＢ−ＡＤＯＩ・　ＡＤＯＯ＋ＬＳＢ−
ＡＤＯＩ・　ＡＤＯＯｇ　−ＭＳ　　Ｂ　　−ＡＤＯＩ−ＡＤＯＯｍ−ＭＳ　
　Ｂ　　−ＡＤＯｌ−ＡＤＯＯ＋　　Ｌ　　Ｓ　　Ｂ　
　−ＡＤＯＩ−ＡＤＯＯｎ−ＭＳ　　Ｂ　　−ＡＤＯｌ
・　ＡＤＯＯ＋ＬＳＢ−ＡＤＯＩψ　ＡＤＯＯここで、ＭＳＢ−ＬＳＢである。

次に、第１図のメインメモリ２に対するアクセス動作を
説明する。ここでは、説明を簡単にするため、まず、メ
モリアクセスはＭＳＢ指定で４バイトリードとする。

メモリアドレスによって指定される４バイトのアクセス
範囲が４バイトバウンダリで区画された境界内部つまり
メインメモリ２の同一行に存在する場合（ＡＤＯＩ−Ａ
ＤＯＯ−０）には、３２ビツトのメモリアドレス（Ａ　
Ｄ　３ｌ−ＤＯ”）の上位３０ビツト（Ａ　Ｄ　３１−
０２　）はアドレスバスセレクタ６のセレクタ６ａ〜６
ｄにそれぞれ供給され、またメモリアドレスの下位２ビ
ツト（Ａ　Ｄ　０ｌ−Ｄｏ　）はアドレスバスコントロ
ーラ５に供給される。このアドレスバスコントローラ５
では、ＭＳＢ−１，ＡＤＯＩ糟ＡＤＯＯ−０から、第２
図で説明した制御信号ａ。

ｃ、ｆ、ｉが出力される。

この結果、アドレスバスセレクタ６では、入力されたメ
モリアドレスの上位３０ビツト（ＡＤ３１−０２　）が
そのままメモリ列ブロック２ａ〜２ｄの行アドレス（Ｍ
ＭＩＡＤ３１−０２　、ＭＭ２ＡＤ３１−０２　。

ＭＭ３ＡＤ３１−０２　、ＭＭ４ＡＤ３１−０２　）と
して選択される。

この行アドレスでメモリ列ブロック２ａ〜２ｄがアクセ
スされ、４バイトの読み出しデータ（ＭＤＢ３１−００
　）がデータバスセレクタ７に入力される。

データバスセレクタ７では、ＭＳＢ−１，ＡＤＯＩ−Ａ
　Ｄ　００−０から、第３図で説明した制御信号ｋがア
ドレスバスコントローラ５から出力されているので、入
力された読み出しデータ（ＭＤＢ３１−００　）はその
ままデータバス３への３２ビツトデータ（Ｄ　Ｂ　３１
−００　）として出力される。

一方、第５図（Ａ）に示したように、３２ビツトのメモ
リアドレスによって指定される４バイトのアクセス範囲
が４バイトバウンダリで区画された境界を跨がって存在
する場合、つまりメインメモリ２の同一行に存在しない
場合（ＡＤＯＩ−０゜ＡＤＯＯ−１）には、３２ビツト
のメモリアドレス（Ａ　Ｄ　３１−００　）の上位３０
ビツト（Ａ　Ｄ　３１−０２　）はアドレスバスセレク
タ６のセレクタ６ａ〜６ｄにそれぞれ供給され、またメ
モリアドレスの下位２ビツト（ＡＤＯＩ−００）はアド
レスバスコントローラ５に供給される。

アドレスバスコントローラ５では、ＭＳＢ−１゜ＡＤＯ
Ｉ−０，ＡＤＯＯ−１から制御信号す、ｃ、ｆ。

ｉが出力される。したがって、アドレスバスセレクタ６
では、入力された３０ビツト（Ａ　Ｄ　３１−０２　）
＋１がメモリ列ブロック２ａへの行アドレスとして選択
され、またメモリ列ブロック２ｂ〜２ｄに対しては入力
された３０ビツト（Ａ　Ｄ　３１−０２　）がそのまま
それらの行アドレスとして選択される。すなわち、メモ
リ列ブＯツク２ａのみ（ＡＤ３１−０２　＋　１　）の
アドレスでアクセスされることになる。

メモリ列ブロック２ａ〜２ｄの読み出しデータ（ＭＤＢ
３１−００）はデータバスセレクタ７に入力される。デ
ータバスセレクタ７では、ＭＳＢ−１゜ＡＤＯＩ−０，
ＡＤＯＯ−１から制御信号ｇがアドレスバスコントロー
ラ５から出力されているため、第２乃至第４のメモリ列
ブロック２ａ〜２ｄから読み出された２４ビツトのデー
タ（ＭＤ　Ｂ　２３−００　）がＭＳＢ側に８ビツトシ
フトされると共に、第１のメモリ列ブロック２ａから読
み出された８ビツトデータ（Ｍ　Ｄ　Ｂ　３１−２４　
）がその２４ビツトデータのＬＳＢ側に後続されること
によってデータが組み替えられ、それが３２ビツトの読
み出しデータ（Ｄ　Ｂ　３１−００　）としてデータバ
ス３に出力される。

同様にして、ＡＤＯＩ−１，ＡＤＯＯ−０の場合には、
アドレスバスセレクタ８に対して制御信号す。

ｄ、ｆ、ｉが、データバスセレクタ７に対して制御信号
ｍが発生され、これによって４バイトデータの読み出し
が１回のアクセスで正常に行なわれる。また、ＡＤＯＩ
−ＡＤＯＯ−１の場合には、アドレスバスセレクタ８に
対して制御信号す、ｄ、ｇ。

ｉが、データバスセレクタ７に対して制御信号ｎが発生
され、これによって４バイトデータの読み出しが１回の
アクセスで正常に行なわれる。

次に、ＬＳＢ指定て４バイトリードの場合の動作を説明
する。

第５図（Ｂ）に示したように、３２ビツトのメモリアド
レスによって指定される４バイトのアクセス範囲が４バ
イトバウンダリで区画された境界を跨かって存在する場
合（ＡＤＯＩ−０，ＡＤＯＯ−１）には、３２ビツトの
メモリアドレス（ＡＤ３１−００　）の上位３０ビツト
（Ａ　Ｄ　３１−０２　）はアドレスバスセレクタ６の
セレクタ６ａ〜６ｄにそれぞれ供給され、またメモリア
ドレスの下位２ビツト（Ａ　Ｄ　０１−００　）はアド
レスバスコントローラ５に供給される。

アドレスバスコントローラ５ては、ＬＳＢ−１゜ＡＤＯ
Ｉ−０，ＡＤＯＯ−１から制御信号ａ、ｃ、ｈ。

ｊが出力される。したがって、アドレスバスセレクタ５
では、第１および第２のメモリ列ブロック２ａ、　２ｂ
に対しては入力されたアドレス（ＡＤ３１−０２　）が
そのまま行アドレスとして選択され、第３および第４の
メモリ列ブロック２ｃ、　２ｄに対してはに入力された
アドレス（ｐ、　Ｄ　３ｔ−０２）に−１された値が行
アドレスとして選択される。すなわち、メモリ列ブロッ
ク２ａ、　２ｂはＡ　Ｄ　３１−０２のアドレスで、メ
モリ列ブロック２ｃ、　２ｄは（Ａ　Ｄ　３１−０２　
）−１のアドレスで、それぞれアクセスされることにな
る。

メモリ列ブロック２ａ〜２ｄの読み出しデータ（ＭＤ　
Ｂ５１−００　）はデータバスセレクタ７に入力される
。データバスセレクタ７では、ＬＳＢ−１゜ＡＤＯＩ−
０，ＡＤＯＯ−１から信号ｍがアドレスバスコントロー
ラ５から出力されているため、第３および第４のメモリ
列ブロック２ｃ、　２ｄから読み出された１６ビツトの
データ（ＭＤ　Ｂ　１５−００　）がＭＳＢ側に１６ビ
ツトシフトされると共に、第１および第２のメモリ列ブ
ロック２ａ、　２ｂから読み出された１６ビツトデータ
（ＭＤ　Ｂ　３１−１６　）がその１６ビツトデータの
ＬＳＢ側に後続されることによってデータが組み替えら
れ、それが３２ビツトの読み出しデータ（Ｄ　Ｂ　３１
−００　）としてデータバス３に出力される。

このように、この実施例においては、各メモリ列ブロッ
ク２ａ〜２ｄに与えられる行アドレス値がメモリアドレ
スの下位２ビツトの内容にしたがって変換されるので、
アクセス対象の４個の連続する記憶領域（４バイト）が
２行に跨がって存在する場合でも１回のメモリアクセス
によってデータのり一ド／ライトを行うことができる。

［発明の効果コ以上のように、この発明によれば、メモリアドレスの値
に関係なく１回のメモリアクセスでデータのり一ド／ラ
イトを実行できるようになり、メモリアドレスのバウン
ダリを意識する事なく任意のアドレスでメインメモリを
アクセスする事が可能となる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係わるメモリ制御方式を
実現するためのシステム構成を示すブロック図、第２図
は第１図に示したシステムに設けられているアドレスバ
スセレクタの具体的な構成の一例を示す図、第３図は第
１図に示したシステムに設けられているデータバスセレ
クタの具体的な構成の一例を示す図、第４図はメモリア
クセスのための従来のシステム構成を示すブロック図、
第５図は従来のメモリ制御動作を説明するための図であ
る。 ■・・・メモリ制御部、２・・・メインメモリ、２ａ〜
２ｄ・・・メモリ列ブロック、３・・・データバス、４
・・・アドレスバス、５・・・アドレスバスコントロー
ラ、６・・・アドレスバスセレクタ、７・・・データバ
スセレクタ。出願人代理人　弁理士　鈴江武彦第図（Ａ）第図

Claims

【特許請求の範囲】Ｎビットのメモリアドレスの下位ｎビットに対応する２
＾ｎ個のメモリ列ブロックに分割され、これら各メモリ
列ブロックの記憶領域が前記メモリアドレスの上位（Ｎ
−ｎ）ビットより成る行アドレスによって行単位でアド
レス指定されるメモリと、このメモリに与えられるＮビットのメモリアドレスによ
って指定された記憶領域を先頭とする２＾ｎ個の連続す
る記憶領域が同時にアドレス指定されるように、前記メ
モリ列ブロックに与えられる行アドレス値をそのメモリ
アドレスの下位ｎビットの値に基づいて各メモリ列ブロ
ック毎に変換する変換手段と、前記メモリブロックの２＾ｎ個の記憶領域に対応するデ
ータ幅を有する読み出し／書き込みデータを前記メモリ
アドレスの下位ｎビットの内容に応じて記憶領域毎に組
み替える手段とを具備し、前記Ｎビットのメモリアドレ
スで指定される任意のアドレスの記憶領域を先頭とする
２＾ｎ個の連続する記憶領域が同時にアクセスされるこ
とを特徴とするメモリアクセス方式。