JPH0410037A - シーケンシャルアクセスメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野〕 本発明は、バッファメモリに関し、特にシーケンシャル
にアクセスされるシーケンシャルアクセスメモリに関す
る。

〔従来の技術〕

従来、シーケンシャルにアクセスされるバッファメモリ
であるシーケンシャルメモリでは、受信データの前後関
係はわかっても、どのようなタイミングでデータがきて
いるのかわからなかった。

たとえば、第３図に示すように、２つのプロセッサ３１
と３４との間でデータを受は渡すための通信を受信する
ための緩衝バッファとしてｆｉｒｓｔ　１ｎｆｉｒｓｔ
　ｏｕｔ　バッファ（以下、ＦＩＦＯと記す）を使用し
た場合を考える。２台のプロセッサ３１およびプロセッ
サ３４は、ＦＩＦＯ３２とＦＩＦＯ３３を通して、通信
路が接続されている。

ここで、プロセッサ３１またはプロセッサ３２が通信の
処理に係るソフトまたはハードのバグ等によりシステム
がデッドロックを起こしたりストールするようなことが
起きた場合、またそれが時間に影響を受けるような場合
、表面上、固定障害であるにもかかわらず間欠障害に見
えたり、また再現性も低く、原因を見つけるために多大
な時間を必要とする。

たとえば、第４図に示すように、情報Ａを受信した後に
、時間Ｃから時間りの内に情報Ｂを受信した時のみ異常
となるようなケースの場合、情報Ａから情報Ｂという組
合せの通信が来たとしても、時間Ｅや時間Ｇのタイミン
グでは正常に動作し、時間Ｆのタイミングでは異常を起
こすという状態となる。これは見た目には間欠障害に見
えると同時に、再現性が低く、また時間Ｃと時間りの間
が狭い程見つけにくく、再現性も低くなる。

これは、第５図に示すように、複数のプロセッサ５１１
〜５１．、が通信制御部５２を介して接続されているよ
うな場合は、第４図に示したタイミングより、もっと複
雑なタイミングで異常が起きたり起きなかったりする可
能性があるため、原因の検証に多大な時間を費やしてい
る。

［発明が解決しようとする課題］ 上述した従来のシーケンシャルアクセスバッファメモリ
は、受は付けた順番（前後関係）については正確にわか
るが、受信した時間については不明である。このため、
受信タイミングに起因するようなトラブルが生じた場合
、その原因を見つけることが困難であると共に、固定、
間欠の判断がくだしにくいという欠点がある。

本発明の目的は、このような欠点を除去し、どのような
タイミングでデータが送られてきているか知ることがで
きるシーケンシャルアクセスメモリを提供することにあ
る。

〔課題を解決するための手段］ 本発明のシーケンシャルアクセスメモリは、シーケンシ
ャルにデータの読み書きを行うメモリ部と、 内部または外部の指示により加減算を行うカウンタ部と
を有し、 メモリ部への書込みに際してデータと共にカウンタ部の
値を書込むことを特徴としている。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は、本発明の一実施例を示すブロック図である。

第１図に示されるシーケンシャルアクセスメモリは、読
出し指示ＲＲをリードリクエスト入力とし、書込み指示
ＷＲをライドリクエスト入力とし、データ入力ＷＤが加
えられるシーケンシャルアクセスバッファメモリ１と、
シーケンシャルアクセスバ・ンファメモリｌに接続され
、クロ・７り入力ＣＫＩＮが加えられるレジスタ２と、
レジスタ２の値に「＋ｌ」を加えた値を生成するカウン
タ３と、クロック入力によりレジスタ２に設定されてい
る値を選択し、「＋１」にするかホールドするかを決め
るセレクタ４とを備えている。

次に、このシーケンシャルアクセスメモリの動作につい
て説明する。

シーケンシャルアクセスバッファメモリ１は、ライドリ
クエスト入力によりデータ人力上レジスタ２の値を取り
込み、リードリクエスト入力によりデータとそれを書込
んだ時のレジスタ２の値の読出しを行う。レジスタ２は
、クロック入力により変更されていく値を保持する。カ
ウンタ３は、レジスタ２の値にｒ＋１」した値を生成す
る。セレクタ４は、クロック入力により、レジスタ２に
設定される値を選択し、「＋ＩＪするかホールドするか
を決める。

第２図は、第１図に示した実施例のシーケンシャルアク
セスメモリとして、ＦＩＦＯを使い、第３図で示したプ
ロセッサ間通信用の緩衝ハ・ンファとして使用した例で
ある。ここで、タイムスタンプ機能を有するＦＩＦＯを
以下ＦＩＯＴＳと略す。

第２図において、プロセンサ２１とプロセッサ２２とは
、ＦＩＯＴＳ２３とＦＩＯＴＳ２４とにより、接続され
ている。プロセッサ２１からプロセッサ２２への通信は
、ＦＩＯＴＳ２３を通して行われる。また、プロセッサ
２２からプロセッサ２１への通信は、ＦＩＯＴＳ２４を
通して行われる。プロセッサ２１からプロセッサ２２に
対して通信を発行する場合は、ＦＩＯＴＳ２３のデータ
入力ＷＤに対しデータを出力すると同時に、ＦＩＯＴＳ
２３の書込み指示ＷＲをアクティブにする。これにより
、ＦＩＯＴＳ２３はデータ入力ＷＤの値と自分の持つカ
ウンタの値とを取り込む。受は取り側であるプロセッサ
２２は受信可能であればＦＩＯＴＳ２３の読出し指示Ｒ
Ｒをアクティブにしておき、ＦＩＯＴＳ２３のデータ出
力ＲＤに有効な値が出力されたならば、プロセッサ２２
はＦ１０ＴＳ２３のデータ出力ＲＤの出力を受は取る。

プロセッサ２２からプロセ・ンサ２１へ通信を行う場合
は、ＦＩＯＴＳ２４を通して、プロセッサ２１からプロ
セッサ２２のときと同様に行われる。

ここで、ＦＩＯＴＳ２３のクロック人力ＣＫＩＮは、受
信側のプロセッサ２２の指示により制御されている。し
たがって、受は側のプロセッサ２２は、送り側のプロセ
ッサ２１が自分にとってどのようなタイミングで通信を
発行しているかを、知ることができる。また、ＦＩＯＴ
Ｓ２４のクロック人力ＣＫＩＮは、受信側のプロセッサ
２１により制御されているため、送信側のプロセッサ２
２が自分にとってどのようなタイミングで通信を発行し
ているかを知ることができる。これにより、たとえば、
第４図に示したように、時間に関係した障害などの場合
、通信データとタイムスタンプとを合わせてヒストリー
に取っておくことにより、時間に影響を受ける障害かど
うかの検証が行えると共に、もし時間に関係する障害の
場合には、その時間範囲が限定できるため、調べる範囲
が限定できる。

このように、本実施例であるシーケンシャルアクセスメ
モリは、内部または外部からの指示により加算または減
算を行うカウンタと、書込み指示により入力データとカ
ウンタ値を書込むと共に、読出し指示によりデータと共
に書込み時のカウンタ値を出力するシーケンシャルアク
セスバッファメモリとを有している。

すなわち、シーケンシャルアクセスバッファメモリに対
しタイムスタンプ機能を付加している。

これにより、どのようなタイミングでデータが送られて
いるか知ることができるため、通信バッファなどとして
使用した際に、時間に影響を受けるような障害かどうか
の検証が行いやすくなるのと同時に、時間に影響を受け
る障害の場合には、その時間範囲が限定できるため、チ
エツクする範囲を限定でき、チエツクに必要な時間を短
くすることができる。

〔発明の効果〕

以上説明したように、本発明によれば、受は付けた順番
すなわち前後関係が正確に検証できると共に、受信した
時間についても検証できる効果がある。

【図面の簡単な説明】

第１図は、本発明の一実施例を示すブロック図、第２図
は、第１図の実施例を使った通信バッファとしての応用
例を示す図、 第３図は、従来のシーケンシャルアクセスメモリの応用
例を示す図、 第４図は、時間に影響を受ける障害の時間軸上のイメー
ジを示す図、 第５図は、多プロセッサの通信接続例を示す図である。 ｌ・・・・・シーケンシャルアクセスバッファメモリ ２・・・・・レジスタ ３・・・・・カウンタ ４・・・・・セレクタ ア

Claims (1)

【特許請求の範囲】
1. （１）シーケンシャルにデータの読み書きを行うメモリ
   部と、 内部または外部の指示により加減算を行うカウンタ部と
   を有し、 メモリ部への書込みに際してデータと共にカウンタ部の
   値を書込むシーケンシャルアクセスメモリ。