JPH0397251A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0397251A JPH0397251A JP23642589A JP23642589A JPH0397251A JP H0397251 A JPH0397251 A JP H0397251A JP 23642589 A JP23642589 A JP 23642589A JP 23642589 A JP23642589 A JP 23642589A JP H0397251 A JPH0397251 A JP H0397251A
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- JP
- Japan
- Prior art keywords
- bonding
- external lead
- lead terminals
- projections
- outer lead
- Prior art date
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- Pending
Links
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 8
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路，トランジスタ及びダイオードに代表
される半導体装置及びその製造方法に関し、特に半導体
素子と外部リード端子とを金属細線にて接続する時該リ
ード端子の接続部に予め凸部を形成し凸部をボンディン
グ認識装置のプログラムに記憶させる事によりボンディ
ング位置が常に一定となり安定したボンディングが可能
となる半導体装置及びその製造方法に関するものである
。
される半導体装置及びその製造方法に関し、特に半導体
素子と外部リード端子とを金属細線にて接続する時該リ
ード端子の接続部に予め凸部を形成し凸部をボンディン
グ認識装置のプログラムに記憶させる事によりボンディ
ング位置が常に一定となり安定したボンディングが可能
となる半導体装置及びその製造方法に関するものである
。
従来、半導体素子及び外部リード端子一＼のボンディン
グは、半導体素子内部に形成されている電極（トランジ
スタの場合、エミッタ及びベース領域）をボンディング
認識装置が検知し金属細線によりボンディングを実施し
ているのが一般的な半導体装置の製造に関するボンディ
ング方法である。
グは、半導体素子内部に形成されている電極（トランジ
スタの場合、エミッタ及びベース領域）をボンディング
認識装置が検知し金属細線によりボンディングを実施し
ているのが一般的な半導体装置の製造に関するボンディ
ング方法である。
上述した半導体素子及び外部リード端子へのボンディン
グ方法は生産数の増加に伴ないボンディング作業のイン
デックスもアップされておりパターン認識装置における
認識不足又は、誤認識が生じ、所定以外の部分にボンデ
ィングを行ない特性不具合を生じることが極稀であるが
発生するという欠点を有する。
グ方法は生産数の増加に伴ないボンディング作業のイン
デックスもアップされておりパターン認識装置における
認識不足又は、誤認識が生じ、所定以外の部分にボンデ
ィングを行ない特性不具合を生じることが極稀であるが
発生するという欠点を有する。
本発明の凸部を有する外部リード端子へのボンディング
方法は、上述に記載した諸問題を解決するため、外部リ
ード端子へのボンディングする箇所は予めプレス等でリ
ードを凸状に形威しボンディング領域として設ける。こ
の方法にて加工された外部リード端子をボンディング認
識装置が自動的に凸部を検知し一定のボンディング領域
が定まり誤認識装置の誤動作等による電気的特性不具合
の発生防止となり安定した半導体装置の供給が可能とな
る。
方法は、上述に記載した諸問題を解決するため、外部リ
ード端子へのボンディングする箇所は予めプレス等でリ
ードを凸状に形威しボンディング領域として設ける。こ
の方法にて加工された外部リード端子をボンディング認
識装置が自動的に凸部を検知し一定のボンディング領域
が定まり誤認識装置の誤動作等による電気的特性不具合
の発生防止となり安定した半導体装置の供給が可能とな
る。
上述した従来の外部リード端子へのボンディング方法は
リード端子の表面に目標となる領域が特に設定されてい
ない事よりボンディング認識装置の認識不足又は誤動作
等が稀に生じボンディング位置ズレによる電気的特性に
おける不具合を生じるのに対し、本発明は予め金属細線
を用いてボンディングする外部リード端子の一部に凸部
を施し認識装置が凸部を認識することにより常に一定の
箇所へのボンディングが可能となるように外部リード端
子の一部に凸部を有するという相違点を有する。
リード端子の表面に目標となる領域が特に設定されてい
ない事よりボンディング認識装置の認識不足又は誤動作
等が稀に生じボンディング位置ズレによる電気的特性に
おける不具合を生じるのに対し、本発明は予め金属細線
を用いてボンディングする外部リード端子の一部に凸部
を施し認識装置が凸部を認識することにより常に一定の
箇所へのボンディングが可能となるように外部リード端
子の一部に凸部を有するという相違点を有する。
次に、本発明について図面を参照して説明する。
第１図（ａ）， （ｂ）はそれぞれ本発明の一実施例の
平面及び断面図であり、半導体素子３はリードフレーム
ｌ上にソルダー２にて固定されている。
平面及び断面図であり、半導体素子３はリードフレーム
ｌ上にソルダー２にて固定されている。
金属細線５にて半導体素子３と外部リード端子４に接続
されるが外部リード端子４はボンディング領域として凸
部を有し、この凸部にボンディングがされ更に樹脂６に
て封入を施し半導体装置が生産される。
されるが外部リード端子４はボンディング領域として凸
部を有し、この凸部にボンディングがされ更に樹脂６に
て封入を施し半導体装置が生産される。
第３図は従来より実施している半導体素子３３及び外部
リード端子３４へのボンディングを示したもので作業内
容は第１図と同じ内容にて実施される。
リード端子３４へのボンディングを示したもので作業内
容は第１図と同じ内容にて実施される。
第２図（ａ）， （ｂ）はそれぞれ本発明の他の実施例
の平面図及び断面図で、リードフレーム２１の上にソル
ダー２２にて半導体素子２３が固定される。金属細線２
５にて半導体素子２３及び外部リード端子２４に接続さ
れるが外部リード端子２４の一部はボンディング領域と
して予めプレス等により凸部を有しているため、一定の
位置にボンディングが可能の利点を有している。作業内
容は第１図にて示した内容と同じで実施される。
の平面図及び断面図で、リードフレーム２１の上にソル
ダー２２にて半導体素子２３が固定される。金属細線２
５にて半導体素子２３及び外部リード端子２４に接続さ
れるが外部リード端子２４の一部はボンディング領域と
して予めプレス等により凸部を有しているため、一定の
位置にボンディングが可能の利点を有している。作業内
容は第１図にて示した内容と同じで実施される。
以上説明したように、本発明は予めボンディングされる
外部リード端子の一部にプレス等により凸部を設け，る
ことによりボンディング位置ズレという不具合が解消さ
れ安定した品質の半導体装置の生産及び供給が可能とな
る。
外部リード端子の一部にプレス等により凸部を設け，る
ことによりボンディング位置ズレという不具合が解消さ
れ安定した品質の半導体装置の生産及び供給が可能とな
る。
（ｂ）はそれぞれ本発明の他の実施例を説明するための
平面図及び断面図、第３図（ａ）， （ｂ）はそれぞれ
従来の外部リード端子へのボンディング方法を示した平
面図及び断面図である。
平面図及び断面図、第３図（ａ）， （ｂ）はそれぞれ
従来の外部リード端子へのボンディング方法を示した平
面図及び断面図である。
１，２１．３１・・・・・・リードフレーム、２，２２
，３２・・・・・・マウント用ソルダー、３，２３．３
３・・・・・・半導体素子、４． ４’ ， ２４．
２４’ ， ３４． ３４’・・・・・・外部リード端
子、５，２５．３５・・・・・・金属細線、６，２６．
３６・・・・・・封止用樹脂。
，３２・・・・・・マウント用ソルダー、３，２３．３
３・・・・・・半導体素子、４． ４’ ， ２４．
２４’ ， ３４． ３４’・・・・・・外部リード端
子、５，２５．３５・・・・・・金属細線、６，２６．
３６・・・・・・封止用樹脂。
Claims (2)
- （１）半導体素子と外部リード端子とを金属細線にて接
続する際に前記外部リード端子のボンディングをする箇
所に予め凸部を施し、ボンディング認識装置が該部を認
識しボンディングすることを特徴とする半導体装置の製
造方法 - （２）半導体素子と、該半導体素子と金属細線によって
接続された外部リード端子とを有する半導体装置におい
て、前記外部リード端子の一部に該外部リード端子の一
主平面とは同一平面でない領域を設け、前記金属細線は
前記外部リードと前記領域において接続されていること
を特徴とする半導体装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23642589A JPH0397251A (ja) | 1989-09-11 | 1989-09-11 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23642589A JPH0397251A (ja) | 1989-09-11 | 1989-09-11 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0397251A true JPH0397251A (ja) | 1991-04-23 |
Family
ID=17000566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23642589A Pending JPH0397251A (ja) | 1989-09-11 | 1989-09-11 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0397251A (ja) |
-
1989
- 1989-09-11 JP JP23642589A patent/JPH0397251A/ja active Pending
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