JPH0395590A

JPH0395590A - 表示パレットデータ設定回路

Info

Publication number: JPH0395590A
Application number: JP1231487A
Authority: JP
Inventors: Hiroyuki Mano; 宏之真野; Satoshi Konuma; 小沼　智; Kazuhiro Fujisawa; 藤澤　和弘; Tatsuhiro Inuzuka; 達裕犬塚
Original assignee: Hitachi Ltd; Hitachi Video Engineering Co Ltd
Current assignee: Hitachi Image Information Systems Inc; Hitachi Ltd
Priority date: 1989-09-08
Filing date: 1989-09-08
Publication date: 1991-04-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、表示パレットメモリに表示パレットデータを
設定するための表示パレットデータ設定回路に関するも
のである。

〔従来の技術〕

一般に、表示パレットメモリは、表示コントローラ内に
内蔵されており、ラッチやランダム・アクセス・メモリ
（以下、ＲＡＭと略記する）にて構威され、複数個の表
示バレソトデータを記憶している。この表示パレットデ
ータは、入力表示データを表示パネルなどの表示装置用
のデータに変換する際に、参照して用いられるものであ
る。

さて、従来において、表示パレットデータは、電源投入
時に、表示パレットメモリにプリセットされたデータが
設定されるようになっていた。例えば、第９図に示すよ
うに、表示パレットメモリ１０１をラッチ１０２，１０
３で構威した場合には、ラッチ１０２のプリセット端子
ＰＲ，　ラッチ１０３のクリア端子ＣＬにパワーオン信
号を入力することにより、電源投入時に表示パレットメ
モリ１０１にプリセットされたデータ“１″゛゛０゛を
設定することができる。

しかしながら、この場合、電源投入時に表示パレットに
設定される複数個の表示パレットデータの組み合わせは
、１通りのみであるため、もし、その設定された複数個
の表示パレットデータの一部または全部が、実際に表示
に使われる際に不適当であった場合、問題となる。

そこで、従来では、例えば、セイコーエプソン社製、表
示コントローラＳＥＤ１３４５Ｆの仕様書の２頁に記載
された内部回路ブロック図の一部を表す、第１０図に示
すように、マイクロ・プロセッサ・ユニット（以下、Ｍ
ＰＵと略記する）インターフェイス１０４を用いて、外
部に設けたＭＰＵ（図示せず）により、電源投入後も、
表示パレットメモリ１０５に複数個の表示パレットデー
タを任意に設定できるようしていた。

尚、第１０図において、１０６は階調信号発生回路であ
る。

〔発明が解決しようとする課題〕

上記したように、従来においては、電源投入時に表示パ
レットメモリに設定される複数個の表示パレットデータ
の組み合わせは、１通りのみであるため、もし、その設
定された複数個の表示パレットデータの一部または全部
が、実際に表示に使われる際に不適当であった場合、Ｍ
ＰＵインタフェースを用いて、電源投入後、外部に設け
たＭＰＵにより、表示に最適となるように他の組み合わ
せの複数個の表示パレットデータを表示パレットメモリ
に設定し直すようにしていた。

しかしながら、この場合は、ＭＰＵインタフェースやＭ
ＰＵなどを設けなければならず、部品点数が多くなると
共に、回路規模が大きくなり、コスト高になってしまう
という問題があった。

そこで、本発明の目的は、上記した従来技術の問題点を
解決し、電源投入時に、複数個の表示パレットデータと
して、複数通りの組み合わせの中からｌ通りの組み合わ
せを、表示パレットメモリに選択的に設定することがで
きる表示パレットデータ設定回路を提供することにある
。

〔課題を解決するための手段〕

上記した目的を達或するために、本発明では、入力され
るクロック信号に従って、初期値より順次カウントし、
そのカウント値をアドレスデータとして出力すると共に
、前記初期値が任意の値に設定可能なアドレスカウンタ
と、該アドレスカウンタからのアドレスデータを入力し
、該アドレスデータを表示パレットデータに変換して出
力するバレッ１・データデコーダと、を設け、前記アド
レスカウンタからのアドレスデータの一部を表示パレッ
トメモリのアドレス入力に入力し、前記パレットデータ
デコーダからの表示パレットデータを前記表示パレット
メモリのデータ入力に入力して、前記表示パレットデー
タを前記表示パレットメモリに設定するようにする。

〔作用〕

本発明において、前記アドレスカウンタは、電源投入時
、初期値が設定され、その後、入力されるクロック信号
に従って、その初期値よりｍカウントし、そのカウンｌ
・値をアドレスデータとして出力する。従って、前記ア
ドレスカウンタからは、ｍ個のアドレスデータが順次出
力される。

また、前記パレットデータデコーダは、前記アドレスカ
ウンタからのｍ個のアドレスデータを順次入力し、変換
して、ｍ個の表示パレットデータとして出力する。

そして、表示パレットメモリは、アドレスカウンタから
のアドレスデータの一部をアドレス入力として入力する
と共に、パレットデータデコーダからの表示パレットデ
ータをデータ入力として入力する。こうして、アドレス
データの一部をアドレス入力としてｍ個入力し、それに
対応して、表示パレットデータをデータ入力としてｍ個
入力することにより、表示パレットメモリ１には、ｍ個
の表示パレットデータが設定されることになる。

ところで、電源投入時、前記アドレスカウンタに初期値
として設定し得る値が、例えば、ｎ個あるとし、そのｎ
個の値の中からｌつの値を設定するとすると、前記アド
レスカウンタから出力されるｍ個のアドレスデータとし
ては、ｎ通りの組み合わせが考えられ、その中から、そ
の設定した初期値に応じた１通りの組み合わせが出力さ
れることになる。

そのため、前記パレットデータデコーダも、ｍ個の表示
パレットデータとして、ｎ通りの組み合わせの中から、
その設定した初期値に応じた１通りの組み合わせを出力
し、表示パレットメモリに入力することになる。

従って、本発明によれば、表示パレットメモリ１に、ｍ
個の表示パレットデータとして、ｎ通りの組み合わせの
中から、１通りの組み合わせを選択的に設定することが
できる。

〔実施例〕

以下、本発明の実施例を図面を用いて説明する。

第１図は本発明の第１の実施例を示すブロック図である
。

第１図において、１は１６個の表示パレットデータが記
憶可能な表示パレットメモリ、２はパレッ１−データデ
コーダ、３はアドレスカウンタ、である。

まず、電源投入時に、アドレスカウンタ３には、Ａ５〜
ＡＯの６ビットのカウントスタートアドレスが、外部よ
り外部ビンを介して設定されるか、または、図示せざる
レジスタによって設定される。

なお、この時、Ａ５〜ＡＯの６ビットのカウントスター
トアドレスとしては、１６進表示（Ｈｅｘ．）で００，
２０．３０　（以下、１６進表示を例えば００Ｈ，２０
Ｈ，３０Ｈと言う具合に表すことにする。）のうちのい
ずれか１つが設定されることになっている。

次に、カウントスタートアドレスが設定されたらアドレ
スカウンタ３は、入力されるクロック信号に従って、カ
ウントスタートアドレスより１５カウントアップする。

そして、その間、そのカウントされた値は、Ａ５〜ＡＯ
の６ビットのカウントアドレスデータとして、順次、出
力される。即ち、アドレスカウンタ３からは、Ａ５〜Ａ
Ｏの６ビットのカウントアドレスデータが１６個順次出
９１０力されることになる。

パレッ１・データデコーダ２は、アドレスカウンタ３よ
り出力されるＡ５〜ＡＯの６ビットのカウントアドレス
データを１６個順次入力し、次々に変換して、Ｐ３〜Ｐ
Ｏの４ビットの表示パレットデータを１６個順次出力す
る。

表示パレットメモリ１は、アドレスカウンタ３より出力
されるＡ５〜ＡＯの６ビットのカウントアドレスデータ
のうち、Ａ３〜ＡＯの下位４ビ・ントをアドレス入力と
して入力すると共に、パレットデータデコーダ２より出
力されるＰ３〜ＰＯの４ビットの表示パレットデータを
データ入力として入力する。こうして、Ａ３〜ＡＯの下
位４ビットのカウントアドレスデータをアドレス入力と
して１６個入力し、それに対応して、Ｐ３〜ＰＯの４ビ
ットの表示パレットデータをデータ入力として１６個入
力することにより、表示パレットメモリ１には、１６個
の表示パレットデータが設定されることになる。

では、以上の動作を更に具体的に説明する。

第２図は第１図におけるパレットデータデコーダの一具
体例を示す回路図、第３図は第２図のパレットデータデ
コーダの入出力関係を示す説明図である。

例えば、今、電源投入時に、アドレスカウンタ３に、Ａ
５〜ＡＯの６ビットのカウントスタートアドレスとして
、ＯＯＨ，２０Ｈ，３０Ｈのうち、３０Ｈが設定された
とする。

すると、アドレスカウンタ３は、クロック信号に従って
、３０Ｈよ−り１５カウントアップし、第３図のパレッ
１・データセット■の人カアドレスの欄に示すように、
３０Ｈ，３１Ｈ，３２Ｈ，・・・，３ＥＨ，３ＦＨと言
う具合に１６個のデータをカウントアドレスデータとし
て順次出力する。

そして、パレットデータデコーダ２ぱ、アドレスカウン
タ３より出力された１６個のカウントアドレスデークを
順次入力し、第２図に示すような回路接続によって次々
に変換して、第３図のパレットデータセット■の出力パ
レットデータの欄に示すように、００００，０００１，
００１０，　・・・１１１２１１１０．１１１１と言う具合に１６個のデータを表示
パレットデータとして表示パレットメモリ１に順次出力
する。

一方、表示パレットメモリ１には、アドレスカウンタ３
より出力される６ビットのカウントアドレスデータのう
ち、Ａ３〜ＡＯの下位４ビット、即ち、３０Ｈ，３１Ｈ
，３２Ｈ，　　・・・，．３ＥＨ，３ＦＨと言うカウン
トアドレスデータが出力された場合、ＯＨ，ＬＨ，２Ｈ
，・・・，ＥＨ，ＦＨと言うデータがアドレス入力とし
て入力され、また、パレットデータデコーダ２より出力
されるｏ　ｏ　ｏ　ｏ，０００１，００１０，・・・，
１１１０．１１１１と言う表示パレットデータがデータ
入力として入力される。

この結果、表示パレッ１・メモリ１には、００００，０
００１，００１０，・・・，１１１０．１１１１と言う
１６個の表示パレットデータが設定されることになる。

また、アドレスカウンタ３に、カウントスタートアドレ
スとして、ＯＯＨまたは２０Ｈが設定された場合には、
アドレスカウンタ３からは、第３図のパレットデータセ
ット■またば■の入カアドレスの欄に示すようなカウン
トアドレスデータが順次出力される。そして、パレット
データデコーダ２から表示パレットメモリ１のデータ入
力には、第３図のパレットデータセット■または■の出
力パレットデー夕の欄に示すようなｌ６個の表示パレッ
トデータが入力されることになるが、この時、表示パレ
ットメモリ１のアドレス入力には、アドレスカウンタ３
より出力される６ビットのカウントアドレスデータのう
ち、Ａ３〜ＡＯの下位４ビント、即ち、カウントスター
トアドレスとして００Ｈまたは２　０　Ｈを設定した場
合でも、前述の３０Ｈを設定した場合と同じ、ＯＨ，Ｉ
Ｈ，２Ｈ，・・・，ＥＨ，ＦＨと言うデータが入力され
ることになる。

従って、この結果、カウントスタートアドレスとしてＯ
ＯＨが設定された場合には、表示パレットメモリ１に、
第３図のパレットデータセット■の出力パレットデー夕
の欄に示すような１６個の１３１４表示パレッ１・データが、また、カウントスタートアド
レスとして２０Ｈが設定された場合には、表示パレッ１
・メモリｌに、第３図のパレットデータセット■の出力
パレットデータの欄に示すような１６個の表示パレット
データが、それぞれ、設定されることになる。

以上のように、本実施例によれば、電源投入時に、アド
レスカウンタ３に６ビットのカウントスタートアドレス
として、ＯＯＨ，２０Ｈ，３０Ｈのうちのいずれか１つ
を設定することにより、そのカウントスタートアドレス
に応じた１６個の表示パレットデータを表示パレットメ
モリ１に設定することができる。即ち、工６個の表示パ
レ・ントデータとして、第ｌの組み合わせ（第３図のパ
レットデータセット■の出力パレットデー夕の欄）第２
の組み合わせ（第３図のパレットデータセット■の出力
パレットデータの欄），第３の組み合わせ（第３図のパ
レットデータセット■の出力パレットデー夕の欄）の、
３通りの組み合わせの中から、１通りの組み合わせを、
表示パレットメモリ１に選択的に設定することができる
。

第４図は本発明の第２の実施例を示すブロック図である
。

第４図において、１はＩ６個の表示パレットデータが記
憶可能な表示パレットメモリ、２′はパレッ１・データ
デコーダ、３′　はアドレスカウンタ、である。

まず、電源投入時に、アドレスカウンタ３゛はリセット
されて、４ビットのカウントスタートアドレスとしてｏ
ｏｏｏが設定されると共に、パレットデータデコーダ２
゛には、図示せざる外部スイッチよりＳＬ，Ｓｏの２ビ
ットの制御信号が入力される。なお、この時、３１，Ｓ
ｏの２ビットの制御信号としては、Ｓ１＝１，ＳＯ＝１
か、ＳＬ＝１，ＳＯ＝Ｏか、Ｓ１＝０，ＳＯ＝Ｏのうち
、いずれか１つが入力されることになっている。

次に、アドレスカウンタ３′は、入力されるクロック信
号に従って、カウントスタートアドレスである００００
より１５カウントアップする。そして、その間、そのカ
ウントされた値は、Ａ３〜１５ ■６ＡＤの４ビットのカウントアドレスデータとして、順次
、出力される。即ち、アドレスカウンタ３′からは、Ａ
３〜ＡＯの４ビットのカウントアドレスデータが１６個
順次出力されることになる。

パレットデータデコーダ２′は、アドレスカウンタ３′
より出力されるＡ３〜ＡＯの４ビットのカウントアドレ
スデータを１６個順次入力し、先に入力したＳｌ，ＳＯ
の２ビットの制御信号に従って次々に変換して、Ｐ３〜
ＰＯの４ビットの表示パレットデータを１６個順次出力
する。

表示パレットメモリ１は、アドレスカウンタ３”より出
力されるＡ３〜ＡＯの４ビットのカウントアドレスデー
タをアドレス入力として入力すると共に、パレットデー
タデコーダ２゛より出力されるＰ３〜ＰＯの４ビットの
表示パレットデータをデータ入力として入力する。こう
して、Ａ３〜ＡＯのカウントアドレスデータをアドレス
入力として１６個入力し、それに対応して、Ｐ３〜ＰＯ
の４ビットの表示バレッ１・データをデータ入力として
１６個入力することにより、表示パレットメモＩ７　１
には、■６個の表示パレットデータが設定されることに
なる。

では、以上の動作を更に具体的に説明する。

第５図は第４図におけるパレットデータデコーダの一具
体例を示す回路図、第６図は第５図のパレットデータデ
コーダの入出力関係を示す説明図である。

電源投入時に、リセットされて、カウントスタートアド
レスとして００００が設定されると、アドレスカウンタ
３“は、クロック信号に従って、００００より１５カウ
ントアップし、第６図の入力アドレスの欄に示すように
、ｏｏｏｏ，ｏｏｏ１，００１０，　　・・・，１１１
０．１１１１と言う具合に１６個のデータをカウン１・
アドレスデータとして順次出力する。

そして、パレットデータデコーダ２゛はアドレスカウン
タ３”より出力されたＡ３〜ＡＯの４ビットのカウント
アドレスデータを１６個順次入力する。ここで、電源投
入時、例えば、パレットデータデコーダ２′に２ビット
の制御信号として、１７１８Ｓ１＝１，ＳＯ＝１が入力されたとすると、パレットデ
ータデコーダ２′は、第５図に示すような回路接続によ
って、入力された４ビットのカウントアドレスデータを
次々に変換して、第６図の出力パレットデータのＳＬ−
１，ＳＯ＝１の欄に示すように、００００，０００１，
００１０，　・・・，１１１０．１１１１と言う具合に
１６個のデータを表示パレットデータとして順次出力す
る。

一方、表示パレットメモリ１には、アドレスカウンタ３
′より出力されるｏｏｏｏ，ｏｏｏｉ００１０，・・・
，１１１０．１１１１と言うカウントアドレスデータが
アドレス入力として入力され、また、パレットデータデ
コーダ２′より出力されるｏｏｏｏ．ｏｏｏｉ，００１
０，・・・，１１１０．１１１１と言う表示パレットデ
ータがデータ入力として入力される。

この結果、表示パレットメモリ１には、００００，００
０１，００１０，・・・．１１１０．１１１１と言う１
６個の表示パレットデータが設定されることになる。

また、パレットデータデコーダ２゛に２ビットの制御信
号として、Ｓ１＝１，ＳＯ＝ＯまたはＳ１＝Ｏ，ＳＯ＝
Ｏが入力された場合、パレッ１−データデコーダ２′か
らは、第６図の出力パレットデータのＳＬ＝１，ＳＯ＝
ＯまたはＳ１＝Ｏ，ＳＯ−０の欄に示すような１６個の
表示パレットデータが入力されることになる。

従って、この結果、２ビットの制御信号としてＳ１＝１
．ＳＯ＝０が入力された場合には、表示パレットメモリ
１に、第６図の出力パレットデー夕の３１＝１，ＳＯ＝
Ｏの欄に示すような１６個の表示パレットデータが、ま
た、２ビットの制御信号としてｓｉ＝ｏ，ｓｏ＝ｏが入
力された場合には、表示パレットメモリ１に、第６図の
出力パレットデー夕のＳ１＝０，ＳＯ＝Ｏの欄に示すよ
うな１６個の表示パレットデータが、それぞれ、設定さ
れることになる。

以上のように、本実施例によれば、電源投入時に、パレ
ットデータデコーダ２゛に２ビットの制御信号として、
Ｓ１−１，ＳＯ＝１か、Ｓ１＝１ｌ９２０ＳＯ−０か、Ｓ１＝Ｏ，ＳＯ＝Ｏのうち、いずれか１つ
を入力することにより、その制御信号に応じた１６個の
表示パレットデータを表示パレットメモリ１に設定する
ことができる。即ち、１６個の表示パレットデータとし
て、第１の組み合わせ（第６図の出力パレットデー夕の
ＳＬ＝Ｉ　　ＳＯ＝１の欄）．第２の組み合わせ（第６
図の出力パレットデータのＳ１＝１；　　ＳＯ＝０の欄
），第３の組み合わせ（第６図の出力パレットデータの
Ｓ１＝Ｏ．ＳＯ＝０の欄）の、３通りの組み合わせの中
から、１通りの組み合わせを、表示パレットメモリ１に
選択的に設定することができる。

また、第１及び第２の実施例においては、各構或要素を
表示コントロールＬＳＩに内蔵させることにより、表示
パレットメモリ１に表示パレットデータを容易に設定す
ることができる。また、パレットデータデコーダ２．２
”をリード・オンリー・メモリ（以下、ＲＯＭと略記す
る）やプログラマプル・アレイ・ロジック（　Ｐ　ｒｏ
ｇｒａｍａｂｌｅ　Ａ１ｌｅｙ　Ｌ　ｏｇｉｃ　；以下
、ＰＡＬと略記する）などで構或することにより、１回
の書き込みで回路設定することができるようになる。

第７図は本発明の第３の実施例を示すブロック図である
。

第７図において、１は１６個の表示パレットデータが記
憶可能な表示パレットメモリ、２はパレットデータデコ
ーダ、３はアドレスカウンタ、４は表示パレットデータ
が格納されているＲＯＭ、５はセレクタである。

ＲＯＭ４は外付けされており、第７図に示すように、そ
のアドレス入力はアドレスカウンタ３の出力に、そのデ
ータ出力はセレクタ５の一方の入力に、それぞれ接続さ
れている。また、セレクタ５の他方の入力は、パレット
データデコーダ２の出力に接続されており、セレクタ５
の出力は表示パレットメモリ１のデータ入力に接続され
ている。

本実施例において、パレットデータデコーダ２，アドレ
スカウンタ３の動作は、第１の実施例と同様である。そ
こで、表示パレットメモリ１，ＲＯＭ４，セレクタ５の
動作について説明する。

２１２２ＲＯＭ４は、アドレスカウンタ３より出力されるＡ５〜
ＡＯの６ビットのカウントアドレスデータのうち、Ａ３
〜ＡＯの下位４ビットをアドレス入力として入力し、格
納されているＰ３〜ＰＯの４ビットの表示パレットデー
タをデータ出力として出力する。即ち、Ａ３〜ＡＯの下
位４ビッＩ・のカウン１・アドレスデータをアドレス入
力として１６個入力し、それに対応して、Ｐ３〜ＰＯの
４ビットの表示パレットデータをデータ出力として１６
個出力する。

ここで、電源投入時に、セレクタ５が図に示ず如（ＲＯ
Ｍ４のデータ出力を選択しているとすると、表示パレッ
トメモリ１は、アドレスカウンタ３より出力されるＡ５
〜ＡＯの６ビットのカウントアドレスデータのうち、Ａ
３〜ＡＯの下位４ビットをアドレス入力として入力する
と共に、ＲＯＭ４より出力されるＰ３〜ＰＯの４ビット
の表示パレットデータをデータ入力として入力する。こ
のように、Ａ３〜ＡＯの下位４ビットのカウン１・アド
レスデータをアドレス入力として１６個入力し、それに
対応して、ＲＯＭ４からのＰ３〜ＰＯの４ビットの表示
パレットデータをデータ入力として１６個入力すること
により、表示パレットメモリ１には、ＲＯＭ４に格納さ
れていた１６個の表示パレットデータが設定されること
になる。

一方、電源投入時に、セレクタ５が図とは逆にパレット
データデコーダ２の出力を選択しているとすると、表示
パレットメモリ１は、アドレスカウンタ３よりＡ３〜Ａ
Ｏの下位４ビットをアドレス入力として入力すると共に
、パレットデータデコーダ２より出力されるＰ３〜ＰＯ
の４ビットの表示パレットデータをデータ入力として入
力する。

このように、Ａ３〜ＡＯの下位４ビットのカウントアド
レスデータをアドレス入力として１６個入力し、それに
対応して、パレットデータデコーダ２からのＰ３〜ＰＯ
の４ビットの表示パレットデータをデータ入力として１
６個入力することにより、表示パレットメモリ１には、
パレットデータデコーダ２からの１６個の表示パレット
データが設定されることになる。

２３２４以上説明したように、本実施例によれば、パレットデー
タデコーダ２とアドレスカウンタ３とによって、第１の
実施例と同様、■６個の表示パレットデータとして、３
通りの組み合わせの中から、１通りの組み合わせを、表
示パレッｌ・メモリ１に選択的に設定することができる
と共に、セレクタ５を切り換えることによって、ＲＯＭ
４に格納された他の組み合わせも表示パレットメモリ１
に設定することができる。

従って、例えば、表示パレットメモリ１，パレッ１−デ
ータデコーダ２，アドレスカウンタ３，セレクタ５を表
示コントロールＬＳＩに内蔵し、複数通りの組み合わせ
の中から、１通りの組み合わせを表示パレットメモリ１
に選択的に設定することができるようにした場合におい
て、さらに別の組み合わせで表示パレットメモリ１に設
定する必要が生じた時、その別の組み合わせをＲＯＭ４
に格納し、そのＲＯＭ４を前記表示コントロールＬＳＩ
に外付けすることにより、その別の組み合わせも表示パ
レットメモリｌに設定することができるようになる。

第８図は本発明の第４の実施例を示すブロック図である
。

第８図において、１はｌ６個の表示パレットデータが記
憶可能な表示パレットメモリ、２はパレットデータデコ
ーダ、３はアドレスカウンタ、５，６はそれぞれセレク
タである。

本実施例では、第８図に示すように、第７図の構或にお
いて、セレクタ６を設け、その一方の入力は図示せざる
ＭＰＵのアドレス出力に、その他方の入力はアドレスカ
ウンタ３の出力に、それぞれ、接続されており、セレク
タ６の出力は表示パレットメモリ１のアドレス入力に接
続されている。

また、セレクタ５の一方の入力は図示せざるＲＯＭのデ
ータ入力に接続される他、図示せざるＭＰＵのデータ入
力にも接続されている。

本実施例において、電源投入時、セレクタ６は図とは逆
のアドレスカウンタ３の出力を選択しており、その時の
動作は、第３の実施例の動作と全く同様である。

２５２６電源投入後、セレクタ６は図に示す如＜　Ｍ　Ｐ　Ｕの
アドレス出力を選択すると共に、セレクタ５も図に示す
如＜ＭＰＵ及びＲＯＭのデータ出力を選択する。また、
電源投入後は、ＭＰＵのみが、必要に応じて、そのアド
レス出力よりＡ３〜ＡＯの４ビットのアドレスデータを
ｌ６個、そのデータ出力よりＰ３〜ＰＯの４ビン１〜の
表示パレットデータを１６個それぞれ出力する。

この結果、電源投入後、表示パレットメモリ１は、ＭＰ
Ｕより出力されるＡ３〜ＡＯの４ビットのアドレスデー
タをアドレス入力として１６個入力すると共に、ＭＰＵ
より出力されるＰ３〜ＰＯの４ビットの表示パレットデ
ータをデータ入力として１６個入力する。このように、
ＭＰＵよりアドレスデータと表示パレットデータをそれ
ぞれ１６個ずつ入力することにより、表示パレットメモ
リ１には、ＭＰＵからの１６個の表示パレットデータが
設定されることになる。

以上説明したように、本実施例によれば、電源投入時、
第３の実施例と同様、パレットデータデコーダ２とアド
レスカウンタ３とによって、１６個の表示パレットデー
タとして、３通りの組み合わせの中から、■通りの組み
合わせを、表示パレットメモリ１に選択的に設定するこ
とができると共に、セレクタ５を切り換えることによっ
て、ＲＯＭに格納された他の組み合わせも表示パレット
メモリ１に設定することができる。

また、本実施例によれば、電源投入時に表示パレソトメ
モリ１に設定した１６個の表示パレットデータを、電源
投入後も、ＭＰＵによって、任意の表示パレットデータ
に変更することができる。

〔発明の効果〕

以上説明したように、本発明によれば、電源投入時に、
アドレスカウンタにカウントスタートアドレスとして、
複数個の値の中からいずれか１つを設定することにより
、或いは、パレットデータデコーダに制御信号として、
複数の制御信号の中から１つを入力することにより、そ
のカウン］・スタートアドレスまたは制御信号に応した
複数個の表示パレットデータを表示パレットメモリに設
定２７２８することができる。即ち、複数個の表示パレットデータ
として、複数通りの組み合わせの中から、ｌ通りの組み
合わせを、表示パレットメモリに選択的に設定すること
ができる。

また、本発明では、パレットデータデコーダは、アドレ
スカウンタからのアドレスデータを入力し、変換して、
表示パレットデータを出力するので、表示パレットメモ
リには、アドレスデータと表示パレットデータとを必ず
１対１に対応して入力することができる。しかも、アド
レスカウンタにクロック信号を供給するたけで、表示バ
レ，，トメモリに表示パレットデータを設定させること
ができる。

また、パレットデータデコーダをＲＯＭまたはＰＡＬな
とで構或する様にした場合は、１回の書き込みで回路設
定することができ、各構或要素をＬＳＩ化した場合でも
、パレットデータデコーダの部分だけ後から自由に１回
だけ回路設定することができるようになる。

また、バレッ１・データデコーダとアドレスカウンタと
による表示パレットメモリへの表示パレットデータの設
定の他、外付けされたＲＯＭ或いはＭＰＵによる表示パ
レットデータの設定を可能とした場合には、次の様な効
果もある。

即ち、電源投入時に、パレッ１・データデコーダとアド
レスカウンタとによる表示パレットデータの組み合わせ
の他、さらに別の組み合わせで表示パレットメモリに表
示パレットデータを設定したい時に、その設定したい別
の組み合わせの表示パレットデータをＲＯＭに格納して
おくことにより、表示パレットメモリに設定することが
できる。或いは、電源投入時に設定された表示パレット
データを、電源投入後、変更したい時に、電源投入後、
ＭＰＵによって別の表示パレットデータを表示パレット
メモリに設定することにより、任意の表示パレットデー
タに変更することができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すプロ・ノク図、第
２図は第１図におけるパレットデータデコーダの一興体
例を示す回路図、第３図は第２図の２９３０パレットデータデコーダの入出力関係を示す説明図、第
４図は本発明の第２の実施例を示すブロック図、第５図
は第４図におけるパレットデータデコーダの一具体例を
示す回路図、第６図は第５図のパレットデータデコーダ
の入出力関係を示す説明図、第７図は本発明の第３の実
施例を示すブロック図、第８図は本発明の第４の実施例
を示すブロック図、第９図及び第１０図は従来の表示パ
レットデータ設定方法を示すブロック図である。符号の説明１・・・表示パレットメモリ、２．２’　・・・バレッ
ｌ・データデコーダ、３，３′・・・アドレスカウンタ
、４・・・ＲＯＭ，５．６・・・セレクタ。

Claims

【特許請求の範囲】１、入力されるクロック信号に従って、初期値より順次
カウントし、そのカウント値をアドレスデータとして出
力すると共に、前記初期値が任意の値に設定可能なアド
レスカウンタと、該アドレスカウンタからのアドレスデ
ータを入力し、該アドレスデータを表示パレットデータ
に変換して出力するパレットデータデコーダと、を具備
し、前記アドレスカウンタからのアドレスデータの一部
を表示パレットメモリのアドレス入力に入力し、前記パ
レットデータデコーダからの表示パレットデータを前記
表示パレットメモリのデータ入力に入力して、前記表示
パレットデータを前記表示パレットメモリに設定するこ
とを特徴とする表示パレットデータ設定回路。２、入力されるクロック信号に従って、初期値より順次
カウントし、そのカウント値をアドレスデータとして出
力するアドレスカウンタと、該アドレスカウンタからの
アドレスデータを入力し、該アドレスデータを変換論理
に従って表示パレットデータに変換して出力すると共に
、前記変換論理が任意に設定可能なパレットデータデコ
ーダと、を具備し、前記アドレスカウンタからのアドレ
スデータを表示パレットメモリのアドレス入力に入力し
、前記パレットデータデコーダからの表示パレットデー
タを前記表示パレットメモリのデータ入力に入力して、
前記表示パレットデータを前記表示パレットメモリに設
定することを特徴とする表示パレットデータ設定回路。３、請求項１または２に記載の表示パレットデータ設定
回路において、前記アドレスカウンタからのアドレスデ
ータをリード・オンリー・メモリのアドレス入力に入力
し得るようにすると共に、該リード・オンリー・メモリ
のデータ出力からの表示パレットデータと前記パレット
データデコーダからの表示パレットデータとを切り換え
て前記表示パレットメモリのデータ入力に入力し得るよ
うにしたことを特徴とする表示パレットデータ設定回路
。４、請求項３に記載の表示パレットデータ設定回路にお
いて、マイクロ・プロセッサ・ユニットからのアドレス
データと前記アドレスカウンタからのアドレスデータと
を切り換えて前記表示パレットメモリのアドレス入力に
入力し得るようにすると共に、前記マイクロ・プロセッ
サ・ユニットの表示パレットデータと前記パレットデー
タデコーダからの表示パレットデータとを切り換えて前
記表示パレットメモリのデータ入力に入力し得るように
したことを特徴とする表示パレットデータ設定回路。５、請求項１、２、３または４に記載の表示パレットデ
ータ設定回路において、前記パレットデータデコーダは
、リード・オンリー・メモリまたはプログラマブル・ア
レイ・ロジックから成ることを特徴とする表示パレット
データ設定回路。