JPH0393331A - 多入力信号のフレーム位相合わせ方式 - Google Patents
多入力信号のフレーム位相合わせ方式Info
- Publication number
- JPH0393331A JPH0393331A JP1229293A JP22929389A JPH0393331A JP H0393331 A JPH0393331 A JP H0393331A JP 1229293 A JP1229293 A JP 1229293A JP 22929389 A JP22929389 A JP 22929389A JP H0393331 A JPH0393331 A JP H0393331A
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- Japan
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- frame
- input
- shift
- signal
- phase
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- Pending
Links
- 238000000034 method Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、それぞれが数ビットの位相差を有する多入力
フレーム信号の位相合わせの制御を行うフレーム位相合
わせ方式に関するものである。
フレーム信号の位相合わせの制御を行うフレーム位相合
わせ方式に関するものである。
［従来の技術］
従来のこの種の数ビットの位相差を有する多入力フレー
ム信号を位相合わせするフレーム同期方式は、一旦多入
力フレームデータ信号間のフレーム同期をとり、その後
動作クロック周波数よりも低い周波数の動作クロック速
度に変換して、エラスティックストアメモリに記憶し、
そしてその後このエラスティックストアメモリに記憶さ
れた多入力フレーム信号を再度読み出して出力すること
により、多人力フレーム信号間の位相合わせを行うもの
となっている。
ム信号を位相合わせするフレーム同期方式は、一旦多入
力フレームデータ信号間のフレーム同期をとり、その後
動作クロック周波数よりも低い周波数の動作クロック速
度に変換して、エラスティックストアメモリに記憶し、
そしてその後このエラスティックストアメモリに記憶さ
れた多入力フレーム信号を再度読み出して出力すること
により、多人力フレーム信号間の位相合わせを行うもの
となっている。
［発明が解決しようとする課題］
上述した従来の多入力信号のフレーム位相合わせを行う
フレーム同期方式は、一旦多入力フレームデータ信号間
のフレーム同期をとってこの信号を動作クロック周波数
よりも低い周波数の動作クロック速度に変換して、エラ
スティックストアメモリに記憶し、そしてその後このエ
ラスティックストアメモリからこの多入力信号を読み出
してフレーム位相合わせを行っているので、動作クロッ
ク速度が遅くなるためフレームデータ信号の伝送に遅延
が生じるとともに、位相合わせするための回路の規模が
大きくなり、コストアップを招くという問題があった。
フレーム同期方式は、一旦多入力フレームデータ信号間
のフレーム同期をとってこの信号を動作クロック周波数
よりも低い周波数の動作クロック速度に変換して、エラ
スティックストアメモリに記憶し、そしてその後このエ
ラスティックストアメモリからこの多入力信号を読み出
してフレーム位相合わせを行っているので、動作クロッ
ク速度が遅くなるためフレームデータ信号の伝送に遅延
が生じるとともに、位相合わせするための回路の規模が
大きくなり、コストアップを招くという問題があった。
［課題を解決するための手段］
このような課題を解決するために本発明に係る多入力信
号のフレーム位相合わせ方式は、各入力端子に対応して
設けられこの人力端子を介して到来するそれぞれ位相の
異なる入力信号を受信するとともに、シフトビット数に
基づきこの入力信号のシフト制御を行い位相の一致した
フレームデータ信号として出力する複数のシフトレジス
タと、複数のシフトレジスタに対応して設けられこのシ
フトレジスタからの入力信号を受信してこの入力信号の
フレーム位相位置でフレームパルス信号を送出する複数
のフレーム同期部と、複数のフレーム同期部からフレー
ムパルス信号を受信し受信した複数のフＬ・−ムパルス
信号の中で最初に受信したフレームパルス信号を基準フ
レームパルス信号として選択するとともに、この基準フ
レームパルス信号と他の各フレームパルス信号との位相
差を示す上記のシフトビット数の送出を行う位相比較部
とを備えたものである。
号のフレーム位相合わせ方式は、各入力端子に対応して
設けられこの人力端子を介して到来するそれぞれ位相の
異なる入力信号を受信するとともに、シフトビット数に
基づきこの入力信号のシフト制御を行い位相の一致した
フレームデータ信号として出力する複数のシフトレジス
タと、複数のシフトレジスタに対応して設けられこのシ
フトレジスタからの入力信号を受信してこの入力信号の
フレーム位相位置でフレームパルス信号を送出する複数
のフレーム同期部と、複数のフレーム同期部からフレー
ムパルス信号を受信し受信した複数のフＬ・−ムパルス
信号の中で最初に受信したフレームパルス信号を基準フ
レームパルス信号として選択するとともに、この基準フ
レームパルス信号と他の各フレームパルス信号との位相
差を示す上記のシフトビット数の送出を行う位相比較部
とを備えたものである。
［作用］
位相比較部から出力されるシフトビット数によりシフト
レジスタが制御され、この結果入力信号の位相合わせが
行われる。
レジスタが制御され、この結果入力信号の位相合わせが
行われる。
［実施例］
次に、本発明について図面を参照して説明する。
第１図は本発明に係る多入力信号のフレーム位相合わせ
方式の一実施例を示すブロック図である。同図において
、ｌ〜３は入力信号、４〜６はシフトレジスタ、７〜９
はフレーム同期部、１０〜ｌ２はフレームパルス出力信
号、１３はフレーム位相比較部、１４〜１６はシフトク
ロック信号、１７はクロック信号である。
方式の一実施例を示すブロック図である。同図において
、ｌ〜３は入力信号、４〜６はシフトレジスタ、７〜９
はフレーム同期部、１０〜ｌ２はフレームパルス出力信
号、１３はフレーム位相比較部、１４〜１６はシフトク
ロック信号、１７はクロック信号である。
そして、シフトレジスタ４〜６は、それぞれ到来する入
力信号１〜３、すなわち入力フレームデータ信号１〜３
をクロック信号ｌ７に同期して人力するとともに、この
入力フレームデータ信号ｌ〜３をそれぞれ対応して接続
されたフレーム同期部７〜９に送出する。そして、フレ
ーム同期部７〜９では、これらの入力フレームデータ信
号ｌ〜３をクロック信号ｌ７に同期して入力し、それぞ
れこの人力フレームデータ信号ｌ〜３に同期したフレー
ムパルス出力信号１０〜ｌ２を生成して、この生成され
たフレームパルス出力信号ｌＯ〜１２と、人力したフレ
ームデータ信号ｌ〜３の中からそれぞれフレーム位置情
報を検出して、この検出されたそれぞれのフレーム位置
情報とをフレーム位相比較部ｌ３に送出する。この３つ
のフレームパルス信号１０〜１２およびフレーム位置情
報を受信したフレーム位相比較部ｌ３では、これらのフ
レームパルス信号１０〜ｌ２のうちで各フレーム同期部
７〜９から最も早く送出されたフレームパルス信号を基
準信号として選択する。
力信号１〜３、すなわち入力フレームデータ信号１〜３
をクロック信号ｌ７に同期して人力するとともに、この
入力フレームデータ信号ｌ〜３をそれぞれ対応して接続
されたフレーム同期部７〜９に送出する。そして、フレ
ーム同期部７〜９では、これらの入力フレームデータ信
号ｌ〜３をクロック信号ｌ７に同期して入力し、それぞ
れこの人力フレームデータ信号ｌ〜３に同期したフレー
ムパルス出力信号１０〜ｌ２を生成して、この生成され
たフレームパルス出力信号ｌＯ〜１２と、人力したフレ
ームデータ信号ｌ〜３の中からそれぞれフレーム位置情
報を検出して、この検出されたそれぞれのフレーム位置
情報とをフレーム位相比較部ｌ３に送出する。この３つ
のフレームパルス信号１０〜１２およびフレーム位置情
報を受信したフレーム位相比較部ｌ３では、これらのフ
レームパルス信号１０〜ｌ２のうちで各フレーム同期部
７〜９から最も早く送出されたフレームパルス信号を基
準信号として選択する。
次に、第２図はそれぞれのシフトレジスタ４〜６の内部
の詳細なブロック図である。同図において、２０は入力
端子、２１．２２はフリップフロップ、２３．２４はセ
レクタ、２５は選択制御線である，ここでは，説明を簡
単にするためにそれぞれ２ビットのシフトレレジスタ、
すなわち２つのフリップフロップ２１．２２から構成さ
れたシフトレジスタを用いて説明する。
の詳細なブロック図である。同図において、２０は入力
端子、２１．２２はフリップフロップ、２３．２４はセ
レクタ、２５は選択制御線である，ここでは，説明を簡
単にするためにそれぞれ２ビットのシフトレレジスタ、
すなわち２つのフリップフロップ２１．２２から構成さ
れたシフトレジスタを用いて説明する。
また、第３図は本実施例の動作を説明するタイミングチ
ャートである。同図の（ａ）〜（ｃ）図はそれぞれ入力
信号ｔ〜３のタイミングチャートであり、（ｄ）〜＜ｆ
＞図はそれぞれフレームパルス信号１０〜１２のタイミ
ングチャートである。また、（ｇ）図はクロック信号■
７のタイミングチャート、（ｈ）図は入力信号２に対す
るシフトクロック信号のタイミングチャート、（ｉ）図
は入力信号３に対するシフトクロック信号のタイミング
チャートである． 次に、第２図および第３図に基づいて詳細な動作を説明
する。上記したように、フレーム位相比較部１３では、
この３つのフレームパルス信号１０〜１２のうちで最も
早く受信したフレームパルス信号を基準信号として選択
するが、この第３図のタイミングチャートの例では、フ
レームパルス信号１０がこれに該当する。そして、フレ
ーム位相比較部ｌ３では受信したフレーム位置情報に基
づき、基準信号であるフレームパルス信号ＩＯに対する
フレームパルス信号１１．１２の位相差を示すシフトク
ロック信号を送出する． すなわち、第３図の（ｈ）図に示すようにフレームパル
ス信号ｌ１を送出したフレーム同期部８と同ブロックの
シフトレジスタ５に対しては、３クロック〈３ビット〉
のシフトクロック信号１５が送出される。また、（ｉ）
図に示すようにフレームパルス信号１２を送出したフレ
ーム同期部つと同ブロックのシフトレジスタ６に対して
は、２クロックのシフトクロック信号１６が送出される
。
ャートである。同図の（ａ）〜（ｃ）図はそれぞれ入力
信号ｔ〜３のタイミングチャートであり、（ｄ）〜＜ｆ
＞図はそれぞれフレームパルス信号１０〜１２のタイミ
ングチャートである。また、（ｇ）図はクロック信号■
７のタイミングチャート、（ｈ）図は入力信号２に対す
るシフトクロック信号のタイミングチャート、（ｉ）図
は入力信号３に対するシフトクロック信号のタイミング
チャートである． 次に、第２図および第３図に基づいて詳細な動作を説明
する。上記したように、フレーム位相比較部１３では、
この３つのフレームパルス信号１０〜１２のうちで最も
早く受信したフレームパルス信号を基準信号として選択
するが、この第３図のタイミングチャートの例では、フ
レームパルス信号１０がこれに該当する。そして、フレ
ーム位相比較部ｌ３では受信したフレーム位置情報に基
づき、基準信号であるフレームパルス信号ＩＯに対する
フレームパルス信号１１．１２の位相差を示すシフトク
ロック信号を送出する． すなわち、第３図の（ｈ）図に示すようにフレームパル
ス信号ｌ１を送出したフレーム同期部８と同ブロックの
シフトレジスタ５に対しては、３クロック〈３ビット〉
のシフトクロック信号１５が送出される。また、（ｉ）
図に示すようにフレームパルス信号１２を送出したフレ
ーム同期部つと同ブロックのシフトレジスタ６に対して
は、２クロックのシフトクロック信号１６が送出される
。
こうして各シフトレジスタ５．６では、入力端子２０を
介する入力フレームデータ信号２，３をシフトクロック
信号のクロック数〈シフトビット数〉に応じてシフト制
御する。すなわち、入力フレームデータ信号２，３をシ
フトレジスタ５．６の各出力端子に近い側から順に、シ
フトビット数だけフリップフロップ２１．２２を経由し
ないように、セレクタ２３．２４を選択制御線２５を介
して制御する。すなわち例えばシフトビット数が２ビッ
トである場合は、最初にセレクタ２４を制御してフリッ
プ７ロップ２２を経由しないような選択制御を行い、次
にセレクタ２３をｉｉＩ１御してフリップフロップ２１
を経由しないような選択制御を行う。こうしてこれらの
選択制御が終了すると、それぞれのシフトレジスタ５．
６出力端子から出力されるフレームデータ信号は、シフ
トレジスタ４の出力端子から出力されるフレームデータ
信号の位相に同期して出力される。
介する入力フレームデータ信号２，３をシフトクロック
信号のクロック数〈シフトビット数〉に応じてシフト制
御する。すなわち、入力フレームデータ信号２，３をシ
フトレジスタ５．６の各出力端子に近い側から順に、シ
フトビット数だけフリップフロップ２１．２２を経由し
ないように、セレクタ２３．２４を選択制御線２５を介
して制御する。すなわち例えばシフトビット数が２ビッ
トである場合は、最初にセレクタ２４を制御してフリッ
プ７ロップ２２を経由しないような選択制御を行い、次
にセレクタ２３をｉｉＩ１御してフリップフロップ２１
を経由しないような選択制御を行う。こうしてこれらの
選択制御が終了すると、それぞれのシフトレジスタ５．
６出力端子から出力されるフレームデータ信号は、シフ
トレジスタ４の出力端子から出力されるフレームデータ
信号の位相に同期して出力される。
このようにして、シフトレジスタ４〜６からはそれぞれ
位相が合致した３つのフレームデータ信号が送出される
。
位相が合致した３つのフレームデータ信号が送出される
。
なお、本実施例においては３つの入力信号の位相合わせ
について説明したが、更に多数の入力信号の位相合わせ
についても同様に行えることは明白である。
について説明したが、更に多数の入力信号の位相合わせ
についても同様に行えることは明白である。
［発明の効果］
以上説明したように本発明の多入力信号のフレーム位相
合わせ方式は、位相比較部から出力されるシフトビット
数によりシフトレジスタを制御して入力信号の位相合わ
せを行うように構成したので、エラスティックストアメ
モリを用いずに簡単な回路で位相合わせができコストダ
ウンが可能となる効果が得られる。また、動作速度を落
とすことなく位相合わせができフレームデータ信号の伝
送に遅延が生じないという効果がある。
合わせ方式は、位相比較部から出力されるシフトビット
数によりシフトレジスタを制御して入力信号の位相合わ
せを行うように構成したので、エラスティックストアメ
モリを用いずに簡単な回路で位相合わせができコストダ
ウンが可能となる効果が得られる。また、動作速度を落
とすことなく位相合わせができフレームデータ信号の伝
送に遅延が生じないという効果がある。
第１図は本発明に係る多入力信号の位相合わせ方式の一
実施例をすブロ・ソク図、第２図はこの詳細な内部ブロ
ック図、第３図はこの動作説明に供するタイミングチャ
ートである。 １〜３・・・・入力信号、４〜６・・・・シフトレジス
タ、７〜９・・・・フレーム同期部、ｌＯ〜ｌ２・・・
・フレームパルス出力信号、ｌ３・・・・フレーム位相
比較部、１４〜１６・・・・シフトクロック信号、ｌ７
・・・・クロック信号、２］．，２２・・・・フリップ
フロップ、２３．２４・・・・セレクタ、２５・・・・
選択制御線．
実施例をすブロ・ソク図、第２図はこの詳細な内部ブロ
ック図、第３図はこの動作説明に供するタイミングチャ
ートである。 １〜３・・・・入力信号、４〜６・・・・シフトレジス
タ、７〜９・・・・フレーム同期部、ｌＯ〜ｌ２・・・
・フレームパルス出力信号、ｌ３・・・・フレーム位相
比較部、１４〜１６・・・・シフトクロック信号、ｌ７
・・・・クロック信号、２］．，２２・・・・フリップ
フロップ、２３．２４・・・・セレクタ、２５・・・・
選択制御線．
Claims (1)
- 【特許請求の範囲】 フレーム同期を確立してフレームデータ信号の伝送を
行う通信システムにおいて、 各入力端子に対応して設けられこの入力端子を介して到
来するそれぞれ位相の異なる入力信号を受信するととも
に、シフトビット数に基づきこの入力信号のシフト制御
を行い位相の一致したフレームデータ信号として出力す
る複数のシフトレジスタと、 前記複数のシフトレジスタに対応して設けられこのシフ
トレジスタからの入力信号を受信してこの入力信号のフ
レーム位相位置でフレームパルス信号を送出する複数の
フレーム同期部と、 前記複数のフレーム同期部からフレームパルス信号を受
信し、受信した複数のフレームパルス信号の中で最初に
受信したフレームパルス信号を基準フレームパルス信号
として選択するとともに、この基準フレームパルス信号
と他の各フレームパルス信号との位相差を示す前記シフ
トビット数の送出を行う位相比較部と を備え、前記位相比較部から出力される前記シフトビッ
ト数により前記シフトレジスタを制御して入力信号の位
相合わせを行うようにしたことを特徴とする多入力信号
の位相合わせ方式
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1229293A JPH0393331A (ja) | 1989-09-06 | 1989-09-06 | 多入力信号のフレーム位相合わせ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1229293A JPH0393331A (ja) | 1989-09-06 | 1989-09-06 | 多入力信号のフレーム位相合わせ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0393331A true JPH0393331A (ja) | 1991-04-18 |
Family
ID=16889862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1229293A Pending JPH0393331A (ja) | 1989-09-06 | 1989-09-06 | 多入力信号のフレーム位相合わせ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0393331A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0448839A (ja) * | 1990-06-16 | 1992-02-18 | Fujitsu Ltd | 受信データ同期回路 |
| WO2002058316A1 (fr) * | 2001-01-17 | 2002-07-25 | Sony Corporation | Circuit absorbant la difference entre donnees elementaires, et procede et dispositif de reception de donnees |
| JP2007235318A (ja) * | 2006-02-28 | 2007-09-13 | Fujitsu Ltd | データ受信回路 |
-
1989
- 1989-09-06 JP JP1229293A patent/JPH0393331A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0448839A (ja) * | 1990-06-16 | 1992-02-18 | Fujitsu Ltd | 受信データ同期回路 |
| WO2002058316A1 (fr) * | 2001-01-17 | 2002-07-25 | Sony Corporation | Circuit absorbant la difference entre donnees elementaires, et procede et dispositif de reception de donnees |
| US7342945B2 (en) | 2001-01-17 | 2008-03-11 | Sony Corporation | Data time difference absorbing circuit and data receiving method and device |
| JP2007235318A (ja) * | 2006-02-28 | 2007-09-13 | Fujitsu Ltd | データ受信回路 |
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