JPH0382438U - - Google Patents

Description

【図面の簡単な説明】

第１図は本考案一実施例のエラー検出ビツト分
離転送回路の概略構成図、第２図はデータワード
とエラー検出ワードの記憶領域の説明図、第３図
は本考案一実施例の動作説明のためのタイミング
チヤート図である。 １……データ入力線、２……エラー検出ビツト
入力線、３……シフトレジスタ（保持手段）、４
……ワードカウンタ（カウント手段）、５……デ
ータセレクタ（出力データ切換え手段）、６……
データ線、７……第１アドレスカウンタ（第１ア
ドレス手段）、８……第２アドレスカウンタ（第
２アドレス手段）、９……アドレスセレクタ（ア
ドレスセレクタ）、１０……アドレス線）、Ｔ…
…転送ストローブ信号（出力指令信号）。

Claims (1)

1. 【実用新案登録請求の範囲】 基本データ単位のデータと該データに付加され
   たエラー検出のためのエラー検出ビツトを入力し
   、基本データ単位のデータと基本データ単位の数
   のエラー検出ビツトを、格納する記憶手段のアド
   レス情報とともに出力するエラー検出ビツト分離
   転送回路において、 基本データ単位のデータを格納する記憶手段の
   アドレス情報を出力する第１アドレス手段と、入
   力されるエラー検出ビツトを基本データ単位の数
   だけ格納する保持手段と、保持手段に保持された
   基本データ単位の数のエラー検出ビツトを格納す
   る記憶手段におけるアドレス情報を出力する第２
   アドレス手段と、基本データ単位の数に１加算し
   た数の出力指令信号を計数するカウンタ手段と、
   該カウンタ手段の計数値に応じて基本データ単位
   のデータと保持手段に保持された基本データ単位
   の数のエラー検出ビツトを切換えて選択出力する
   する出力データ切換え手段と、前記カウンタ手段
   の計数値に応じて第１アドレス手段と第２アドレ
   ス手段から出力されたアドレス情報を切換えて選
   択出力するアドレス切換え手段とを備えることを
   特徴とするエラー検出ビツト分離転送回路。