JPH0377343A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH0377343A
JPH0377343A JP21364689A JP21364689A JPH0377343A JP H0377343 A JPH0377343 A JP H0377343A JP 21364689 A JP21364689 A JP 21364689A JP 21364689 A JP21364689 A JP 21364689A JP H0377343 A JPH0377343 A JP H0377343A
Authority
JP
Japan
Prior art keywords
film
metal wiring
films
wiring film
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP21364689A
Other languages
English (en)
Inventor
Hitoshi Teshigahara
勅使川原 均
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP21364689A priority Critical patent/JPH0377343A/ja
Publication of JPH0377343A publication Critical patent/JPH0377343A/ja
Pending legal-status Critical Current

Links

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置に関し、さらに詳しくは、配線
膜としてのポリシリコン膜、もしくは絶縁膜に対して2
層構造に形成される金属配線膜。
またはこの金属配線膜に対して同様に2層構造に形成さ
れる他の金属配線膜を設けた半導体装置において、各膜
相互間での接触界面の電気的特性評価を行うための改良
構造に係るものである。
〔従来の技術〕
従来のこの種の2層構造に形成された6膜を有する半導
体装置として、こ5では、6膜がそれぞれに配線膜であ
る半導体装置の概要構成を第2図fat 、 (bl 
に示す。
すなわち、この第2図従来例装置の構造において、符号
lはP型シリコン基板、2はこのP型シリコン基板lの
主面上に拡散形成されたN゛型不純物拡散層であり、ま
た、3および4はこの場合。
前記N゛型不純物拡散層2に対し層間絶縁膜5の開口部
を通して接続され、本番チップ構成での実回路配線の一
部となる2層構造に形成された各配線膜、すなわちポリ
シリコン膜、および第1の金属配線膜としてのタングス
テンシリサイド膜をそれぞれに示し、さらに、6は前記
層間絶縁膜5上に形成された第2の配線膜としてのアル
ミニウム膜である。そしてまた、この第2図に示す従来
例横道では、説明を簡略化させるために図示省略したが
、よく知られているように、前記第1の金属配線膜であ
るタングステンシリサイド膜4の所要部分に対しても、
同様に2層構造によって前記第2の金属配線膜であるア
ルミニウム膜6を接続させてあり、このようにして所期
通りの半導体装置を構成するのである。
[発明が解決しようとする課題] 従来の2層構造に形成された各配線膜を有する半導体装
置は、以上のように構成されており、この装置構成にお
いて、本番チップでの実回路配線の一部となる2層構造
にされたポリシリコン膜3と第1の金属配線膜であるタ
ングステンシリサイド膜4.またはこの第1の金属配線
膜であるタングステンシリサイド膜4と第2の金属配線
膜であるアルミニウム膜6との、それぞれに配線相互間
での接触界面のコンタミネーションなどの電気的特性評
価をなすのには、各素子構成でのこれらの各配線相互の
接触部が必ずしも外部に露出されていないため、この素
子構成の配線相互間に対する評価を行うのが極めて困難
であり、この電気的特性評価をどうしても行なわなけれ
ばならない場合には、例えば、FIB (フォーカス・
イオン・ビーム]装置などの高価な切断装置を用いるこ
とにより、対象となる素子構成での2層構造にされてい
る該当配線膜の構造部分を切断したのちに、あらためで
特性評価を行うようにしなければならず、結果的には、
高価な切断装置を必要とするばかりか、その評価操作に
も相当程度の時間がか\るという実際上、好ましくない
種々の問題点を有する6のであった。
この発明は、従来のこのような問題点を解消するために
なされたちので、その目的とするところは、半導体チッ
プ上に集積化形成される半導体素子において、この半導
体素子の2層構造に形成された配線膜、または絶縁膜と
第1の金属配線膜。
もしくは同様に2層構造に形成された第1の金属配線膜
と第2の金属配線膜との各膜相互間での接触界面のコン
タミネーションなどの電気的特性評価を容易に行ない得
る構造を備えた。この種の半導体装置を提供することで
ある。
[課題を解決するための手段] 前記目的を達成するために、この発明に係る半導体装置
は、半導体チップ上にあって、半導体素子を集積化形成
させると共に、この半導体素子の不純物拡散部に接続さ
れて、少なくとも配線部の一部となる配線膜としてのポ
リシリコン膜、もしくは絶縁膜に対し、2層構造に形成
される金属配線膜、またはこの金属配線膜に対し、同様
に2層構造に形成される他の金属感!!i!膜を設けて
構成した半導体装置において、装置の製造に際し、前記
半導体チップ内、またはそのダイシングライン内にあっ
て、前記半導体素子の各部に該当してそれぞれに対応す
る不純物拡散層、この不純物拡散層に接続される配線層
としてのポリシリコン膜、もしくは絶縁膜、これらの各
膜上に接続される第1の金属配線膜、この第1の金属配
線膜」二に接続される第2の金属配線膜の各部からなる
単体素子構造を配設させ、この単体素子構造の各部構成
によって前記各膜相互間の電気的特性評価をなし得るよ
うにしたものである。
[イ乍   用] 従って、この発明においては、半導体チップ上に集積化
形成される半導体素子構成での、少なくとも配線部の一
部となる2層構造に形成された各膜相互間の電気的特性
評価を行う場合、同−半導体チップ内、またはそのダイ
シングライン内にあって、前記半導体素子の各部に該当
してそれぞれに対応する各部を備えた単体素子構造を配
設させているので、前記半導体素子に代え、この単体素
子構造の各部構成によって、該当する各部、つまり、不
純物拡散層に接続される配線層としてのボノシリコン膜
、もしくは絶縁膜と、これらの6膜に2層構造で接触す
る第1の金属配線膜、およびこの第1の金属配線膜と、
この第iの金j萬配線膜に2層構造で接触する第2の金
属配線膜どの、各膜1i1T−i、間における接触界面
のコンタミネーションなどの電気的特性評価を容易に行
なうことができる。
[実 施 例] 以下、この発明に係る半導体装置の一実施例につぎ、第
1図を参照して詳細に説明する。
第1図はこの発明の一実施例を適用した場合の2層構造
に形成された各配線膜を有する半導体装置での一甲体素
子構造の概要構成を模式的に示す要部断商図であり、こ
Nでは、説明上の煩雑さを避Ijるために、同一半導体
チップ上に集積化形成される半導体素子各部の構成につ
いての記載を省略しである。
この第1図実施例装置の構造においても、符号11は半
導体チップとしてのP型シリコン基板、12は半導体ヂ
・ツブ内、またはそのダイシングライン内でのP型シリ
コン基板lの主面上にあって、本番チップ内の半導体素
子構成におけるN″型不純物拡散層に対応するように拡
散形成されたN゛型不純物拡散層であり、また、13お
よび14はこの場合。
前記N′型不純物拡散層12に対し、絶縁膜15の開1
」部を通して接続されると共に、同様に本番チップ内の
半導体素子構成における回路配線にそれぞれ対応して2
層構造に形成された各配線膜1つまりこ1では、ポリシ
リコン膜、および第1の金属配置15111iとしての
タングステンシリサイド膜をそれぞれに示し、さらに、
16は前記絶縁膜15上に形成されて、前記第1の金属
配線膜としてのタングステンシリサイド1li14に対
し、前記と同様に絶縁膜15の開口部を通して接続され
た第2の配線膜どしてのアルミニウム膜であって、これ
らの各部により、各配線膜相互間の電気的特性評価をな
すための囃体素子構造IOを構成させたものである。
すなわち1以上の構成を要約すると、この実施例におい
ては、図示省略した半導体チップ上に集積化形成される
半導体素子の各部構成にそれぞれに対応するようにして
、こ\での単体素子構造1゜を構成させることにより、
本番チップ内に集積化形成される半導体素子に代えて、
この囃体素子構造10の各部構成におけるところの、少
なくとも配線部の一部となる各膜相互間における接触界
面のコンタミネーションなどの電気的特性評価を行ない
得るようにしたちのである。
従って、この実施例構成では、N1型不純物拡散[音1
2に接続された配線膜としてのポリシリコン膜13を一
方の電極とし、このポリシリコン!l113に2層構造
で形成した第1の金属配線膜としてのタングステンシリ
サイド膜14を他方の電極として、これらの各配糾膜1
3.14の各膜相互間での接触界面のコンタミネーショ
ンなどの電気的特性評価を行なうことができ、また同様
に、前記第1の金属配線膜としてのタングステンシリサ
イドHt4を一方の8%とし、このタングステンシリサ
イド膜14に2層構造で形成した第2の金属配線膜とし
てのアルミニウム膜16を他方の電極として、こ5でち
、これらの各金属配線膜14.16の各膜相互間での接
触界面のコンタミネーションなどの電気的特性評価を行
なうことができる。さらに、前記タングステンシリサイ
ド膜14上のアルミニウム膜16に、適宜、ワイヤボン
ディングを行うことにより、これらのポリシリコン1l
i13とタングステンシリサイドII!214.あるい
はタングステンシリサイド膜14とアルミニウム膜16
との界面接合具合を評価することもできるのである。
なお、前記実施例構成においては、N゛型不純物拡散層
12に接続されるポリシリコンit!13に対し、第1
の金属配線膜としてのタングステンシリサイド膜14を
2層構造に形成させると共に、このタングステンシリサ
イド膜14に対し、同様に第2の配線膜としてのアルミ
ニウム膜16を2層構造に形成させ、これらの各配線膜
13と14.および14と16の相互間における電気的
特性評価を行なう場合に−)いて述べたが、これはまた
、適宜の絶縁膜に対して、同様な各配線膜、ないしは各
金属配線膜を2層構造に形成させた場合にあっても適用
し得るもので、こ\でち同様な作用、効果が得られるこ
とは勿論である。
[発明の効果] 以上詳述したように、この発明(こよれば、半導体チッ
プ上にあって、半導体素子を集積化形成させると共に、
この半導体素子の不純物拡散部に接続されて、少なくと
も配線部の一部となるi2線膜としてのポリシリコン膜
、もしくは絶縁膜に対し、2層構造に形成される金属配
線膜、またはこの金属配線膜に対し、同様に2層構造に
形成される他の金属配線膜を設けて構成した半導体装置
において、半導体素子構成の少なくとも配線部の一部と
なる2層構造に形成された各膜相互間の電気的特性評価
を行う場合、同一半導体チツブ内、またはそのダイシン
グライン内にあって、半導体素子の各部構成に該当して
それぞれに対応する各部構成を備える単体素子構造を配
設させたから、評価目的の半導体素子の各部構成に代え
て、この単体素子構造の各部構成により、該当する各部
、つまりこ1では、不純物拡散層に接続される配線層と
してのポリシリコン膜、もしくは絶縁lli、:、これ
らの6膜に2層構造で接触する第1の金属配線膜との各
膜相互間、および同様にこの第1の金属配線膜と、この
第(の金属配線膜に2層構造で接触する第2の金属配線
膜との各膜相互間におけるそれぞれの接触界面のコンタ
ミネーションなどの電気的特性評価を極めて容易に行な
うことができるもので、従来での半導体装置における同
穐の電気的特性評価のための構造に比較するとき、申4
に同一半導体チツブ内、またはそのダイシングライン内
にあって、その半導体素子の製造に併せて単体素子構造
を構成するだけで済むため、構造的にも頗る簡単で、容
易に実施し得るなどの優れた特長を有するものである。
【図面の簡単な説明】
第1図はこの発明の一実施例を適用した場合の2層構造
に形成された各配線膜を有する半導体装置での単体素子
構造の概要構成を模式的に示ず要部断面図であり、また
、第2図(al 、 (b)は従来例による同上2層構
造に形成された各配線膜を有する半導体装置の概要構成
を模式的に示す断面図。 および同矢示A部の部分断面図である。 10・・・・単体素子構造、11・・・・P型シリコン
基板、12・・・・N3型不純物拡散層、13・・・・
ポリシリコン膜、14・・・・タングステンシリサイド
膜(第1の金属配線膜)、15・・・・絶縁膜、16・
・・・アルミニウム膜(第2の金属配線膜)。 第1図 0

Claims (1)

    【特許請求の範囲】
  1. 半導体チップ上にあつて、半導体素子を集積化形成させ
    ると共に、この半導体素子の不純物拡散部に接続されて
    、少なくとも配線部の一部となる配線膜としてのポリシ
    リコン膜、もしくは絶縁膜に対し、2層構造に形成され
    る金属配線膜、またはこの金属配線膜に対し、同様に2
    層構造に形成される他の金属配線膜を設けて構成した半
    導体装置において、装置の製造に際し、前記半導体チッ
    プ内、またはそのダイシングライン内にあつて、前記半
    導体素子の各部に該当してそれぞれに対応する不純物拡
    散層、この不純物拡散層に接続される配線層としてのポ
    リシリコン膜、もしくは絶縁膜、これらの各膜上に接続
    される第1の金属配線膜、この第1の金属配線膜上に接
    続される第2の金属配線膜の各部からなる単体素子構造
    を配設させ、この単体素子構造の各部構成によつて前記
    各膜相互間の電気的特性評価をなし得るようにしたこと
    を特徴とする半導体装置。
JP21364689A 1989-08-19 1989-08-19 半導体装置 Pending JPH0377343A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP21364689A JPH0377343A (ja) 1989-08-19 1989-08-19 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP21364689A JPH0377343A (ja) 1989-08-19 1989-08-19 半導体装置

Publications (1)

Publication Number Publication Date
JPH0377343A true JPH0377343A (ja) 1991-04-02

Family

ID=16642603

Family Applications (1)

Application Number Title Priority Date Filing Date
JP21364689A Pending JPH0377343A (ja) 1989-08-19 1989-08-19 半導体装置

Country Status (1)

Country Link
JP (1) JPH0377343A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5661081A (en) * 1994-09-30 1997-08-26 United Microelectronics Corporation Method of bonding an aluminum wire to an intergrated circuit bond pad

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5661081A (en) * 1994-09-30 1997-08-26 United Microelectronics Corporation Method of bonding an aluminum wire to an intergrated circuit bond pad
US5734200A (en) * 1994-09-30 1998-03-31 United Microelectronics Corporation Polycide bonding pad structure

Similar Documents

Publication Publication Date Title
US6897561B2 (en) Semiconductor power device having a diamond shaped metal interconnect scheme
US7326618B2 (en) Low OHMIC layout technique for MOS transistors
JP5154000B2 (ja) 半導体装置
JPS59121871A (ja) 半導体装置
JPH05152529A (ja) 半導体装置
JPH0377343A (ja) 半導体装置
JP2017045910A (ja) 半導体装置および半導体装置の製造方法
US7531439B2 (en) Method for forming an integrated semiconductor circuit arrangement
JPH08227901A (ja) 半導体装置の製造方法
KR950010066A (ko) 박막배선을 갖는 반도체장치와 그의 제조방법
JP3353748B2 (ja) 半導体装置およびその製造方法
JP2003218231A (ja) 半導体装置
JP2022188994A (ja) 半導体装置
JPS60128655A (ja) 半導体装置
JP2993041B2 (ja) 相補型mos半導体装置
JPS62262458A (ja) 半導体集積回路装置
JP2005012209A (ja) 半導体装置の信号バスラインレイアウト構造及びその方法
JPH03116852A (ja) 半導体装置
JPS6159749A (ja) 半導体集積回路装置
JPH06216383A (ja) 半導体集積回路装置
JPH05335308A (ja) 半導体集積回路装置
JPH03224231A (ja) 樹脂封止型半導体装置
JPH04370943A (ja) 半導体集積回路装置
TW201810527A (zh) 半導體結構及其製造方法
JPH04291769A (ja) Mos型半導体装置の製造方法