JPH0374987B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はデータ伝送制御装置に係り、特に情
報処理方式（以下、ホストと略す）からの送信デ
ータの同期制御機構に関するものである。

〔従来の技術〕

第６図は例えば“KEC−HBS V1.1ベースバ
ンド伝送制御LSI”（社団法人 関西電子工業振
興センター HBS研究会 昭和59年３月１日）
に示された従来のデータ伝送制御装置の構成図で
ある。同図に示すように、この装置はトランシー
バ等を介して伝送ラインに直列データTXを出力
する送信端子１および伝送ラインからの直列デー
タRXを入力する受信端子２、ホストと並列デー
タDATAの入出力を行なう双方向データポート
３およびデータの方向制御、ハンドシエイクのた
めのコントロール信号，，，IBFを
入力あるいは出力する端子４，５，６，７を有
し、さらに自己アドレスSA設定のための入力端
子８を備えている。

次に動作について説明する。第７図に示すよう
に、上述したデータ伝送制御装置１０は並列入出
力装置１１（以下PIO略する）を介してホスト
CPU１２と接続され、また伝送ライン１３とは
トランシーバ１４を介して接続される。ホスト
CPU１２が、複数バイトより成る送信パケツト
のデータを１バイト単位で並列に順次PIO１１に
出力すると、データ伝送制御装置１０はデータを
順次入力しパラレル・シリアル変換して直列デー
タとし、バイト間隔、パケツト間隔などの送信タ
イミング制御を行なつたビツトストリートをトラ
ンシーバ１４を介して伝送ライン１３に送出す
る。

第８図はパケツト送信時のホストCPU１２と
のインタフエースタイミングを示した例である。
ここではパケツトのフオーマツトが、送信元、送
信先アドレスなどを規定する２バイトのヘツダ
HD１，HD２、送信メツセージ長を表わす１バ
イトのバイトカウントBC及びこのバイトカウン
トBCで指定されたバイト長のデータＤ１，Ｄ２
より成る例を示している。ホストCPU１２が書
込み制御信号をセツトして送信パケツトの第
１バイト目のヘツダHD１を出力すると、このヘ
ツダHD１はPIO１１内の出力バツフアの格納さ
れ、出力バツフアフル信号がセツトされる。
伝送制御装置１０はこの出力バツフアフル信号
OBFがセツトされたことを検知すると、PIO１
１の出力バツフアよりヘツダHD１を読出し、こ
の時の読出し制御信号によりPIO１１の出力
バツフアフル信号をリセツトする。ホスト
CPU１２はPIO１１のステータスを常に監視して
おり、上記出力バツフアフル信号がリセツ
トされたことを検知すると第２バイト目のヘツダ
HD２を出力する。以下、上記手順をくり直して
各バイトを順次ホストCPU１２より伝送制御装
置１０に受渡す。バイトカウントBC（第８図では
BC＝２）の受渡し完了後、このバイトカウント
BCで指定されたバイト数のデータの受渡しが終
了すると、１パケツトの転送が完了する。又、ホ
ストCPU１２よりの送信パケツトデータ出力の
途中で、ある一定時間以上次のデータの出力がな
い場合には、伝送制御装置１０はエラー発生と判
定し、次に出力されるデータは新しい送信パケツ
トの第１バイト目、すなわちヘツダHD１と解釈
する。

〔発明が解決しようとする問題点〕

従来のデータ伝送制御装置は以上のように、送
信パケツトデータのホストよりの転送におけるパ
ケツトの終端の判定を、ホストより入力するバイ
トカウントの値および転送中断時間により行なつ
ているため、雑音などによりホストよりの入力デ
ータにエラーが生じた場合、あるいはホストの瞬
停などによりホストよりのパケツトデータ転送が
中断した場合には、さらに継続して新しい送信パ
ケツトデータの転送が行なわれると、パケツトの
同期が失なわれ、誤つたパケツトが伝送ラインに
送出され続けるという問題点があつた。

この発明は上記のような問題点を解消するため
になされたもので、ホストよりの送信パケツトデ
ータ転送時にパケツトの同期が失なわれた場合に
おいても、速やかに同期を回復し、次の送信パケ
ツトを正常に送出できるデータ伝送制御方式を得
ることを目的とする。

〔問題点を解決するための手段〕

この発明に係るデータ伝送制御方式は、情報処
理装置から出力される並列データを入力して直列
データに変換するとともに、複数バイトより成る
送信パケツト単位に送信タイミング制御を行なつ
て伝送ラインに送出するデータ伝送制御装置に、
上記送信パケツトの第１バイト目を示す情報処理
装置からのパケツト同期信号を検知して送信パケ
ツトの第１バイト目を判定するパケツト同期判定
手段と、このパケツト同期判定手段の判定結果に
もとづき送信パケツトの同期を制御するパケツト
同期制御手段とを備えて、情報処理装置からパケ
ツト同期信号とともに送られてくる並列データを
データ伝送制御装置にパケツトデータの第１バイ
ト目と認識させ、以下のａ〜ｄを行なうようにし
たものである。

ａ 情報処理装置はパケツトデータの第１バイト
目に相当する並列データを出力するときにパケ
ツト同期信号を通知する。

ｂ データ伝送制御装置はパケツト同期信号が通
知されるときに入力された並列データを直列デ
ータに変換し、新たなパケツトデータの第１バ
イト目として伝送ラインに出力する。

ｃ 情報処理装置は第２バイト目以降の並列デー
タを順次出力し、データ伝送制御装置は第２バ
イト目以降のデータを上記パケツトデータの第
１バイト目に続けて出力する。

ｄ データ伝送制御装置は所定のパケツトデータ
の伝送を終了する前にパケツト同期信号が通知
されたときは伝送中のパケツトデータの送信を
放棄し、新たなパケツトデータの送信を開始す
る。

〔作用〕

この発明においては、パケツトの同期が失なわ
れた場合にも、次の送信パケツトの第１バイト目
がパケツト同期判定手段で判定され、この判定結
果にもとづきパケツト同期制御手段により同期回
復がなされる。

〔実施例〕

以下、この発明を実施例を図示して説明する。
なお、上記従来例と同一又は相当部分には同一符
号を用いて、その説明は省略する。

第１図はこの発明によるデータ伝送制御装置の
一実施例を示す構成図であり、図中９はパケツト
同期信号PSYNの入力端子、１０ａはこの入力端
子９に入力されたパケツト同期信号を検知して送
信パケツトの第１バイト目を判定するパケツト同
期判定手段、１０ｂはこのパケツト同期判定手段
１０ａの判定結果にもとづき送信パケツトの同期
を制御するパケツト同期制御手段である。

第２図は本装置１０をホストCPU１２及び伝
送ライン１３と接続した例を示す図であり、パケ
ツト同期信号PSYNの入力端子９はホストCPU
１２の出力端子OUTに接続されている。

次に動作について説明する。ホストCPU１２
が、複数バイトより成る送信パケツトのデータを
１バイト単位で並列に順次PIO１１に出力する
と、データ伝送制御装置１０はデータを順次入力
しパラレル・シリアル変換して直列データとし、
バイト間隔、パケツト間隔などの送信タイミング
制御を行なつたビツトストリームをトランシーバ
１４を介して伝送ライン１３に送出する。この時
ホストCPU１２はパケツトの第１バイト出力時
にのみパケツト同期信号PSYNをセツトする。第
３図はパケツト送信時のホストCPU１２とのイ
ンタフエースタイミングを示した図で、ホスト
CPU１２はPIO１１の出力バツフアフル信号
OBFがリセツトされているのを確認し、パケツ
ト同期信号PSYNをセツトした後、書込み制御信
号をセツトして送信パケツトの第１バイト目
のヘツダHD１を出力する。伝送制御装置１０は
上記出力バツフアフル信号がセツトされて
いるのを検知すると、PIO１１からデータを読込
む前にパケツト同期判定手段１０ａによりパケツ
ト同期信号PSYNをチエツクし、これがセツトさ
れていればパケツトの第１バイト目と判定し、デ
ータを読込む。ホストCPU１２は出力バツフア
フル信号がリセツトされた後、パケツト同
期信号PSYNをリセツトしてから第２バイト目の
ヘツダHD２を出力する。伝送制御装置１０は再
び出力バツフアフル信号がセツトされてい
るのを検知してデータを読込むが、この時パケツ
ト同期判定手段１０ａはパケツト同期信号PSYN
がセツトされていないので、このデータが第１バ
イト目ではなく第２バイトであること解釈する。
第３バイト以降は第２バイトと同様の手順でホス
ト１２から伝送制御装置１０への送信パケツトデ
ータの転送を行なう。

第４図はホストCPU１２が送信パケツトデー
タの転送中に瞬停などでリセツトされ、その後、
直ちに別の送信パケツトデータを出力した場合の
インタフエースタイミングを示す図である。伝送
制御装置１０は第１パケツトの第５バイト目を入
力すべき時に、パケツト同期判定手段１０ａによ
りパケツト同期信号PSYNがセツトされているの
を検知し、新たなパケツトの第１バイト目である
ことを識別して、パケツト同期制御手段１０ｂに
より第１パケツトの送信を放棄し、新たなパケツ
トの送信を開始する。

第５図はこの伝送制御装置をマイクロコンピユ
ータにより実現した場合のパケツト送信処理手順
を示すフローチヤートである。出力バツフアフル
信号がセツトされていることを検知した後
（ステツプ１）、パケツト同期信号PSNYを判定し
（ステツプ２）、これがセツトされている場合、カ
ウンタを０に初期化してカウンタ上限に仮の値
（３以上）を設定する（ステツプ３）。パケツト同
期信号PSYNがセツトされていない場合はカウン
タおよびカウンタ上限の設定は行なわない。この
後１バイトのデータを読込んでシリアルデータに
変換し、ビツトストリームとして送出する（ステ
ツプ４，５）。次にカウンタをインクリメントし
た後（ステツプ６）、カウンタが３であれば、今
回読込んだデータはバイトカウンタBCであるの
で、カウンタ上限にこの値を加算してパケツトの
長さを確定する（ステツプ７，８）。以上の手順
をカウンタがカウンタ上限と等しくなるまで（ス
テツプ９）くり返すことによりパケツトの送信を
行なう。なお、上記ステツプ２はこの発明に係る
パケツト同期判定手段１０ａにより実現され、又
ステツプ３及び６〜９はパケツト同期制御手順１
０ｂにより実現されている。

〔発明の効果〕

以上説明したように、この発明によれば、デー
タ伝送制御装置に、送信パケツトの第１バイト目
を示す情報処理装置からのパケツト同期信号を検
知して送信パケツトの第１バイト目を判定するパ
ケツト同期判定手段と、このパケツト同期判定手
段の判定結果にもとづき送信パケツトの同期を制
御するパケツト同期制御手段とを備えて、情報処
理装置からパケツト同期信号とともに送られてく
る並列データをデータ伝送制御装置にパケツトデ
ータの第１バイト目と認識させるようにしたの
で、パケツトの同期が失なわれた場合において
も、速やかに同期を回復し、次の送信パケツトを
正常に送出できるという効果がある。

【図面の簡単な説明】

第１図及び第２図はこの発明によるデータ伝送
制御装置の一実施例を示す構成図及び該装置を用
いたデータ伝送システム例を示す構成図、第３図
及び第４図は上記実施例のインタフエース信号の
タイミング図、第５図はこの発明によるパケツト
送信手順の一例を示すフローチヤート、第６図及
び第７図は従来装置及び従来装置を用いたデータ
伝送システム例を示す構成図、第８図は従来装置
におけるインタフエース信号のタイミング図であ
る。 １０……データ伝送制御装置、１０ａ……パケ
ツト同期判定手段、１０ｂ……パケツト同期制御
手段、１２……情報処理装置、１３……伝送ライ
ン。なお、図中同一又は相当部分には同一符号を
用いている。

Claims (1)

1. 【特許請求の範囲】 １ 情報処理装置から出力される並列データを入
   力して直列データに変換するとともに、複数バイ
   トより成る送信パケツト単位に送信タイミング制
   御を行なつて伝送ラインに送出するデータ伝送制
   御装置に、上記送信パケツトの第１バイト目を示
   す情報処理装置からのパケツト同期信号を検知し
   て送信パケツトの第１バイト目を判定するパケツ
   ト同期判定手段と、このパケツト同期判定手段の
   判定結果にもとづき送信パケツトの同期を制御す
   るパケツト同期制御手段とを備えて、情報処理装
   置からパケツト同期信号とともに送られてくる並
   列データをデータ伝送制御装置にパケツトデータ
   の第１バイト目と認識させ、以下のａ〜ｄを行な
   うことを特徴とするデータ伝送制御方式。 ａ 情報処理装置はパケツトデータの第１バイト
   目に相当する並列データを出力するときにパケ
   ツト同期信号を通知する。 ｂ データ伝送制御装置はパケツト同期信号が通
   知されるときに入力された並列データを直列デ
   ータに変換し、新たなパケツトデータの第１バ
   イト目として伝送ラインに出力する。 ｃ 情報処理装置は第２バイト目以降の並列デー
   タを順次出力し、データ伝送制御装置は第２バ
   イト目以降のデータを上記パケツトデータの第
   １バイト目に続けて出力する。 ｄ データ伝送制御装置は所定のパケツトデータ
   の伝送を終了する前にパケツト同期信号が通知
   されたときは伝送中のパケツトデータの送信を
   放棄し、新たなパケツトデータの送信を開始す
   る。