JPS61218248A - データ伝送制御方式 - Google Patents
データ伝送制御方式Info
- Publication number
- JPS61218248A JPS61218248A JP60059763A JP5976385A JPS61218248A JP S61218248 A JPS61218248 A JP S61218248A JP 60059763 A JP60059763 A JP 60059763A JP 5976385 A JP5976385 A JP 5976385A JP S61218248 A JPS61218248 A JP S61218248A
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- JP
- Japan
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- packet
- synchronization
- byte
- data
- transmission
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- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はデータ伝送制御装置に係り、特に情報処理装
置（以下、ホストと略す）からの送信データの同期制御
機構に関するものである。
置（以下、ホストと略す）からの送信データの同期制御
機構に関するものである。
第６図は例えば”ＫＥＣ−ＨＢＳ Ｖ １．１ベース
バンド伝送制ＷＢＬＳＩ”（社団法人 関西電子工業振
興センター ＨＢＳ研究会 昭和５９年３月１日）に示
された従来のデータ伝送制御装置の構成図である。同図
に示すように、この装置はトランシーバ等を介して伝送
ラインに直列データＴＸを出力する送信端子１および伝
送ラインからの直列データＲＸを入力する受信端子２、
ホストと並列データＤＡＴＡの入出力を行なう双方向デ
ータボート３およびデータの方向制御、ハンドシェイク
のためのコントロール信号ＲＤ、ＯＢＦ。
バンド伝送制ＷＢＬＳＩ”（社団法人 関西電子工業振
興センター ＨＢＳ研究会 昭和５９年３月１日）に示
された従来のデータ伝送制御装置の構成図である。同図
に示すように、この装置はトランシーバ等を介して伝送
ラインに直列データＴＸを出力する送信端子１および伝
送ラインからの直列データＲＸを入力する受信端子２、
ホストと並列データＤＡＴＡの入出力を行なう双方向デ
ータボート３およびデータの方向制御、ハンドシェイク
のためのコントロール信号ＲＤ、ＯＢＦ。
ＷＲ，ＩＢＦを入力あるいは出力する端子４，５゜６．
７を有し、さらに自己アドレスＳＡ設定のための入力端
子８を備えている。
７を有し、さらに自己アドレスＳＡ設定のための入力端
子８を備えている。
次に動作について説明する。第７図に示すように、上述
したデータ伝送制御装置１０は並列入出力装置１１（以
下ＰＩＯと略す）を介してホストＣＰＵ１２と接続され
、また伝送ライン１３とはトランシーバ１４を介して接
続される。ホストＣＰＵ１２が、複数バイトより成る送
信パケットのデータを１バイト単位で並列に順次ＰＩＯ
ＩＩに出力すると、データ伝送制御装置１０はデータを
順次入力しパラレル・シリアル変換して直列データとし
、バイト間隔、パケット間隔などの送信タイミング制御
を行なったピットストリームをトランシーバ１４を介し
て伝送ライン１３に送出する。
したデータ伝送制御装置１０は並列入出力装置１１（以
下ＰＩＯと略す）を介してホストＣＰＵ１２と接続され
、また伝送ライン１３とはトランシーバ１４を介して接
続される。ホストＣＰＵ１２が、複数バイトより成る送
信パケットのデータを１バイト単位で並列に順次ＰＩＯ
ＩＩに出力すると、データ伝送制御装置１０はデータを
順次入力しパラレル・シリアル変換して直列データとし
、バイト間隔、パケット間隔などの送信タイミング制御
を行なったピットストリームをトランシーバ１４を介し
て伝送ライン１３に送出する。
第８図はパケット送信時のホス１−ＣＰＵＩ ２とのイ
ンタフェースタイミングを示した例である。
ンタフェースタイミングを示した例である。
ここではパケットのフォーマットが、送信元、送信先ア
ドレスなどを規定する２バイトのヘッダＨＤＩ、ＨＤ２
、送信メッセージ長を表わす１バイトのバイトカウント
ＢＣ及びこのバイトカウントＢＣで指定されたバイト長
のデータＤｉ、Ｄ２より成る例を示している。ホストＣ
ＰＵＩ ２が書込み制御信号ＷＲをセットして送信パケ
ットの第１バイト目のヘッダＨＤＩを出力すると、この
ヘッダＨＤＩはＰＩＯＩＩ内の出カバソファに格納され
、出力バッファフル信号ＯＢＦがセットされる。伝送制
御装置１０はこの出カバソファフル信号ＯＢＦがセット
されたことを検知すると、ＰＩＯＩＩの出力バッファよ
りヘッダＨＤＩを読出し、この時の読出し制御信号ＲＤ
によりｐｒ。
ドレスなどを規定する２バイトのヘッダＨＤＩ、ＨＤ２
、送信メッセージ長を表わす１バイトのバイトカウント
ＢＣ及びこのバイトカウントＢＣで指定されたバイト長
のデータＤｉ、Ｄ２より成る例を示している。ホストＣ
ＰＵＩ ２が書込み制御信号ＷＲをセットして送信パケ
ットの第１バイト目のヘッダＨＤＩを出力すると、この
ヘッダＨＤＩはＰＩＯＩＩ内の出カバソファに格納され
、出力バッファフル信号ＯＢＦがセットされる。伝送制
御装置１０はこの出カバソファフル信号ＯＢＦがセット
されたことを検知すると、ＰＩＯＩＩの出力バッファよ
りヘッダＨＤＩを読出し、この時の読出し制御信号ＲＤ
によりｐｒ。
１１の出カバソファフル信号ＯＢＦをリセットする。ホ
ストＣＰＵ１２はＰＩＯＩＩのステータスを常に監視し
ており、上記出カバソファフル信号ＯＢＦがリセットさ
れたことを検知すると第２バイト目のヘッダＨＤ２を出
力する。以下、上記手順をくり直して各バイトを順次ホ
ストＣＰＵ１２より伝送制御装置１０に受渡す、バイト
カウントＢＣ（第８図ではＢＣ−２）の受渡し完了後、
このバイトカウントＢＣで指定されたバイト数のデータ
の受渡しが終了すると、１パケツトの転送が完了する。
ストＣＰＵ１２はＰＩＯＩＩのステータスを常に監視し
ており、上記出カバソファフル信号ＯＢＦがリセットさ
れたことを検知すると第２バイト目のヘッダＨＤ２を出
力する。以下、上記手順をくり直して各バイトを順次ホ
ストＣＰＵ１２より伝送制御装置１０に受渡す、バイト
カウントＢＣ（第８図ではＢＣ−２）の受渡し完了後、
このバイトカウントＢＣで指定されたバイト数のデータ
の受渡しが終了すると、１パケツトの転送が完了する。
又、ホストＣＰＵ１２よりの送信パケットデータ出力の
途中で、ある一定時間取上次のデータの出力がない場合
には、伝送制御装置１０はエラー発生と判定し、次に出
力されるデータは新しい送信パケットの第１バイト目、
すなわちヘッダＨＤＩと解釈する。
途中で、ある一定時間取上次のデータの出力がない場合
には、伝送制御装置１０はエラー発生と判定し、次に出
力されるデータは新しい送信パケットの第１バイト目、
すなわちヘッダＨＤＩと解釈する。
従来のデータ伝送制御装置は以上のように、送信パケッ
トデータのホストよりの転送におけるパケットの終端の
判定を、ホストより入力するバイトカウントの値および
転送中断時間により行なっているため、雑音などにより
ホストよりの入力データにエラーが生じた場合、あるい
はホストの瞬停などによりホストよりのパケットデータ
転送が中断した場合には、さらに継続して新しい送信パ
ケットデータの転送が行なわれると、パケットの同期が
失なわれ、誤ったパケットが伝送ラインに送出され続け
るという問題点があった。
トデータのホストよりの転送におけるパケットの終端の
判定を、ホストより入力するバイトカウントの値および
転送中断時間により行なっているため、雑音などにより
ホストよりの入力データにエラーが生じた場合、あるい
はホストの瞬停などによりホストよりのパケットデータ
転送が中断した場合には、さらに継続して新しい送信パ
ケットデータの転送が行なわれると、パケットの同期が
失なわれ、誤ったパケットが伝送ラインに送出され続け
るという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、ホストよりの送信パケットデータ転送時にパ
ケットの同期が失なわれた場合においても、速やかに同
期を回復し、次の送信パケットを正常に送出できるデー
タ伝送制御装置を得ることを目的とする。
たもので、ホストよりの送信パケットデータ転送時にパ
ケットの同期が失なわれた場合においても、速やかに同
期を回復し、次の送信パケットを正常に送出できるデー
タ伝送制御装置を得ることを目的とする。
この発明に係るデータ伝送制御装置は、送信パケットの
第１バイト目を示す情報処理装置からのパケット同期信
号を検知して送信パケットの第１バイト目を判定するパ
ケット同期判定手段と、このパケット同期判定手段の判
定結果にもとづき送信パケットの同期を制御するパケッ
ト同期制御手段とを備えたものである。
第１バイト目を示す情報処理装置からのパケット同期信
号を検知して送信パケットの第１バイト目を判定するパ
ケット同期判定手段と、このパケット同期判定手段の判
定結果にもとづき送信パケットの同期を制御するパケッ
ト同期制御手段とを備えたものである。
この発明においては、パケットの同期が失なわれた場合
にも、次の送信パケットの第１バイト目がパケット同期
判定手段で判定され、この判定結果にもとづきパケット
同期制御手段により同期回復がなされる。
にも、次の送信パケットの第１バイト目がパケット同期
判定手段で判定され、この判定結果にもとづきパケット
同期制御手段により同期回復がなされる。
以下、この発明を実施例を図示して説明する。
なお、上記従来例と同−又は相当部分には同一符号を用
いて、その説明は省略する。
いて、その説明は省略する。
第１図はこの発明によるデータ伝送制御装置の一実施例
を示す構成図であり、図中９はパケット同期信号ＰＳＹ
Ｎの入力端子、１０ａはこの入力端子９に入力されたパ
ケット同期信号を検知して送信パケットの第１バイト目
を判定するパケット同期判定手段、１０ｂはこのパケッ
ト同期判定手段１０ａの判定結果にもとづき送信パケッ
トの同期を制御するパケット同期制御手段である。
を示す構成図であり、図中９はパケット同期信号ＰＳＹ
Ｎの入力端子、１０ａはこの入力端子９に入力されたパ
ケット同期信号を検知して送信パケットの第１バイト目
を判定するパケット同期判定手段、１０ｂはこのパケッ
ト同期判定手段１０ａの判定結果にもとづき送信パケッ
トの同期を制御するパケット同期制御手段である。
第２図は本装置１０をホス）ＣＰＵ１２及び伝送ライン
１３と接続した例を示す図であり、パケット同期信号Ｐ
ＳＹＮの入力端子９はホストＣＰＵ１２の出力端子ＯＵ
Ｔに接続されている。
１３と接続した例を示す図であり、パケット同期信号Ｐ
ＳＹＮの入力端子９はホストＣＰＵ１２の出力端子ＯＵ
Ｔに接続されている。
次に動作について説明する。ホス）ＣＰＵＩ ２が、複
数バイトより成る送信パケットのデータを１バイト単位
で並列に順次ＰＩＯＩＩに出力すると、データ伝送制御
装置１０はデータを順次入力しパラレル・シリアル変換
して直列データとし、バイト間隔、パケット間隔などの
送信タイミング制御を行なったピットストリームをトラ
ンシーバ１４を介して伝送ライン１３に送出する。この
時ホストＣＰＵ１２はパケットの第１バイト出−力持に
のみパケット同期信号ＰＳＹＮをセットする。
数バイトより成る送信パケットのデータを１バイト単位
で並列に順次ＰＩＯＩＩに出力すると、データ伝送制御
装置１０はデータを順次入力しパラレル・シリアル変換
して直列データとし、バイト間隔、パケット間隔などの
送信タイミング制御を行なったピットストリームをトラ
ンシーバ１４を介して伝送ライン１３に送出する。この
時ホストＣＰＵ１２はパケットの第１バイト出−力持に
のみパケット同期信号ＰＳＹＮをセットする。
第３図はパケット送信時のホストＣＰＵＩ ２とのイン
タフェースタイミングを示した図で、ホストＣＰＵ１２
はＰＩＯＩＩの出カバソファフル信号ＯＢＦがリセット
されているのを確認し、パケット同期信号ＰＳＹＮをセ
ットした後、書込み制御信号ＷＲをセットして送信パケ
ットの第１バイト目のヘッダＨＤＩを出力する。伝送制
御装置ｌＯは上記出力バッファフル信号ＯＢＦがセット
されているのを検知すると、ＰＩＯＩＩからデータを読
込む前にパケット同期判定手段１０ａによりパケット同
期信号ＰＳＹＮをチェックし、これがセットされていれ
ばパケットの第１バイト目と判定し、データを読込む。
タフェースタイミングを示した図で、ホストＣＰＵ１２
はＰＩＯＩＩの出カバソファフル信号ＯＢＦがリセット
されているのを確認し、パケット同期信号ＰＳＹＮをセ
ットした後、書込み制御信号ＷＲをセットして送信パケ
ットの第１バイト目のヘッダＨＤＩを出力する。伝送制
御装置ｌＯは上記出力バッファフル信号ＯＢＦがセット
されているのを検知すると、ＰＩＯＩＩからデータを読
込む前にパケット同期判定手段１０ａによりパケット同
期信号ＰＳＹＮをチェックし、これがセットされていれ
ばパケットの第１バイト目と判定し、データを読込む。
ホストＣＰＵ１２は出カバソファフル信号ＯＢＦがリセ
ットされた後、パケット同期信号ＰＳＹＮをリセットし
てから第２バイト目のヘッダＨＤ２を出力する。伝送制
御装置１０は再び出力バッファフル信号ＯＢＦがセット
されているのを検知してデータを読込むが、この時パケ
ット同期判定手段１０ａはパケット同期信号ＰＳＹＮが
セットされていないので、このデータが第１バイト目で
はなく第２バイト目であると解釈する。第３バイト以降
は第２バイトと同様の手順でホスト１２から伝送制御装
置１０への送信パケットデータの転送を行なう。
ットされた後、パケット同期信号ＰＳＹＮをリセットし
てから第２バイト目のヘッダＨＤ２を出力する。伝送制
御装置１０は再び出力バッファフル信号ＯＢＦがセット
されているのを検知してデータを読込むが、この時パケ
ット同期判定手段１０ａはパケット同期信号ＰＳＹＮが
セットされていないので、このデータが第１バイト目で
はなく第２バイト目であると解釈する。第３バイト以降
は第２バイトと同様の手順でホスト１２から伝送制御装
置１０への送信パケットデータの転送を行なう。
第４図はホス）ＣＰＵ１２が送信パケットデータの転送
中に瞬停などでリセットされ、その後、直ちに別の送信
パケットデータを出力した場合のインタフェースタイミ
ングを示す図である。伝送制御装置１０は第１パケツト
の第５バイト目を入力すべき時に、パケット同期判定手
段１０ａによりパケット同期信号ＰＳＹＮがセットされ
ているのを検知し、新たなパケットの第１バイト目であ
ることを識別して、パケット同期制御手段１０ｂにより
第１パケツトの送信を放棄し、新たなパケットの送信を
開始する。
中に瞬停などでリセットされ、その後、直ちに別の送信
パケットデータを出力した場合のインタフェースタイミ
ングを示す図である。伝送制御装置１０は第１パケツト
の第５バイト目を入力すべき時に、パケット同期判定手
段１０ａによりパケット同期信号ＰＳＹＮがセットされ
ているのを検知し、新たなパケットの第１バイト目であ
ることを識別して、パケット同期制御手段１０ｂにより
第１パケツトの送信を放棄し、新たなパケットの送信を
開始する。
第５図はこの伝送制御装置をマイクロコンピュータによ
り実現した場合のパケット送信処理手順を示すフローチ
ャートである。出カバソファフル信号ＯＢＦがセットさ
れていることを検知した後（ステップ１）、パケット同
期信号ＰＳＹＮを判定しくステップ２）、これがセット
されている場合、カウンタを０に初期化してカウンタ上
限に仮の値（３以上）を設定する（ステップ３）。パケ
ット同期信号ＰＳＹＮがセントされていない場合はカウ
ンタおよびカウンタ上限の設定は行なわない。この後１
バイトのデータを読込んでシリアルデータに変換し、ピ
ットストリームとして送出する（ステップ４．５）。次
にカウンタをインクリメントした後（ステップ６）、カ
ウンタが３であれば、今回読込んだデータはバイトカラ
ン１−ＢＣであるので、カウンタ上限にこの値を加算し
てパケットの長さを確定する（ステップ７．８）。以上
の手順をカウンタがカウンタ上限と等しくなるまで（ス
テップ９）くり返すことによりパケットの送信を行なう
。なお、上記ステップ２はこの発明に係るパケット同期
判定手段１０ａにより実現され、又ステップ３及び６〜
９はパケット同期制御手段１０ｂにより実現されている
。
り実現した場合のパケット送信処理手順を示すフローチ
ャートである。出カバソファフル信号ＯＢＦがセットさ
れていることを検知した後（ステップ１）、パケット同
期信号ＰＳＹＮを判定しくステップ２）、これがセット
されている場合、カウンタを０に初期化してカウンタ上
限に仮の値（３以上）を設定する（ステップ３）。パケ
ット同期信号ＰＳＹＮがセントされていない場合はカウ
ンタおよびカウンタ上限の設定は行なわない。この後１
バイトのデータを読込んでシリアルデータに変換し、ピ
ットストリームとして送出する（ステップ４．５）。次
にカウンタをインクリメントした後（ステップ６）、カ
ウンタが３であれば、今回読込んだデータはバイトカラ
ン１−ＢＣであるので、カウンタ上限にこの値を加算し
てパケットの長さを確定する（ステップ７．８）。以上
の手順をカウンタがカウンタ上限と等しくなるまで（ス
テップ９）くり返すことによりパケットの送信を行なう
。なお、上記ステップ２はこの発明に係るパケット同期
判定手段１０ａにより実現され、又ステップ３及び６〜
９はパケット同期制御手段１０ｂにより実現されている
。
以上説明したように、この発明によれば、送信パケット
の第１バイト目を示す情報処理装置からのパケット同期
信号を検知して送信パケットの第１バイト目を判定する
パケット同期判定手段と、このパケット同期判定手段の
判定結果にもとづき送信パケットの同期を制御するパケ
ット同期制御手段とを備えたことにより、パケットの同
期が失なわれた場合においても、速やかに同期を回復し
、次の送信パケットを正常に送出できるデータ伝送制御
装置が得られるという効果がある。
の第１バイト目を示す情報処理装置からのパケット同期
信号を検知して送信パケットの第１バイト目を判定する
パケット同期判定手段と、このパケット同期判定手段の
判定結果にもとづき送信パケットの同期を制御するパケ
ット同期制御手段とを備えたことにより、パケットの同
期が失なわれた場合においても、速やかに同期を回復し
、次の送信パケットを正常に送出できるデータ伝送制御
装置が得られるという効果がある。
第１図及び第２図はこの発明によるデータ伝送制御装置
の一実施例を示す構成図及び該装置を用いたデータ伝送
システム例を示す構成図、第３図及び第４図は上記実施
例のインターエース信号のタイミング図、第５図はこの
発明によるパケット送信手順の一例を示すフローチャー
ト、第６図及び第７図は従来装置及び従来装置を用いた
データ伝送システム例を示す構成図、第８図は従来装置
におけるインタフェース信号のタイミング図である。 １０・・・データ伝送制御装置、１０ａ・・・パケット
同期判定手段、１０ｂ・・・パケット同期制御手段、１
２・・・情報処理装置、１３・・・伝送ライン。 なお、図中間−又は相当部分には同一符号を用いている
。 代理人 大 岩 増 ｉ（ばか２名）＋４図 牙１パケート送信太欠齋 ＋５図 ＋６図 ｆ′−７図 ＋８図
の一実施例を示す構成図及び該装置を用いたデータ伝送
システム例を示す構成図、第３図及び第４図は上記実施
例のインターエース信号のタイミング図、第５図はこの
発明によるパケット送信手順の一例を示すフローチャー
ト、第６図及び第７図は従来装置及び従来装置を用いた
データ伝送システム例を示す構成図、第８図は従来装置
におけるインタフェース信号のタイミング図である。 １０・・・データ伝送制御装置、１０ａ・・・パケット
同期判定手段、１０ｂ・・・パケット同期制御手段、１
２・・・情報処理装置、１３・・・伝送ライン。 なお、図中間−又は相当部分には同一符号を用いている
。 代理人 大 岩 増 ｉ（ばか２名）＋４図 牙１パケート送信太欠齋 ＋５図 ＋６図 ｆ′−７図 ＋８図
Claims (1)
- 情報処理装置から出力される並列データを入力して直列
データに変換するとともに、複数バイトより成る送信パ
ケット単位に送信タイミング制御を行なって伝送ライン
に送出するデータ伝送制御装置において、上記送信パケ
ットの第１バイト目を示す情報処理装置からのパケット
同期信号を検知して送信パケットの第１バイト目を判定
するパケット同期判定手段と、このパケット同期判定手
段の判定結果にもとづき送信パケットの同期を制御する
パケット同期制御手段とを備えたことを特徴とするデー
タ伝送制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60059763A JPS61218248A (ja) | 1985-03-25 | 1985-03-25 | データ伝送制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60059763A JPS61218248A (ja) | 1985-03-25 | 1985-03-25 | データ伝送制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61218248A true JPS61218248A (ja) | 1986-09-27 |
| JPH0374987B2 JPH0374987B2 (ja) | 1991-11-28 |
Family
ID=13122633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60059763A Granted JPS61218248A (ja) | 1985-03-25 | 1985-03-25 | データ伝送制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61218248A (ja) |
-
1985
- 1985-03-25 JP JP60059763A patent/JPS61218248A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0374987B2 (ja) | 1991-11-28 |
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