JPS63200649A - 通信制御装置 - Google Patents

通信制御装置

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JPS63200649A
JPS63200649A JP62031456A JP3145687A JPS63200649A JP S63200649 A JPS63200649 A JP S63200649A JP 62031456 A JP62031456 A JP 62031456A JP 3145687 A JP3145687 A JP 3145687A JP S63200649 A JPS63200649 A JP S63200649A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、通信制御技術さらにはマイクロプロセッサ
間のシリアル通信に適用して特に有効な技術に関し、例
えばローカル・エリア・ネットワークに使用される通信
制御ユニットに利用して有効な技術に関する。
［従来の技術］ 従来、マイクロプロセッサ間でシリアル通信を行なえる
ようにするため、日本電気［株］製μＰＤ７２０１Ａの
ような通信用ＬＳＩが提供されている。第４図には、こ
の通信用ＬＳＩμＰＤ７２０１Ａを使ったシステムの一
例が示されている。
すなわち、マイクロプロセッサＣＰＵに、システムバス
ＢＵＳを介して、メモリＭＥＭとともにＤＭＡコントロ
ーラＤＭＡＣ及びシリアル通信ＬＳＩ　　ＳＩＯが接続
されている。
このシステムでは、マイクロプロセッサＣＰＵが図示し
ない他のマイクロプロセッサに対して送信したいデータ
がある場合、マイクロプロセッサＣＰＵからＤＭＡコン
トローラＤＭＡＣに対し転送開始コマンドを送る。する
と、ＤＭＡコントローラＤＭＡＣが、通信用ＬＳｉ　　
ＳｉＯからの転送要求信号に対しシステムバスＢＵＳ上
にアドレスを出力して、メモリＭＥＭ内の所望の送信デ
ータを読み出して通信用ＬＳＩ　　ＳＩＯに供給する。
通信用ＬＳＩ　　ＳＩＯに供給された送信データは一旦
内部のＦＩＦＯに格納されてがら、シリアルデータに変
換されて出力される。
一方、外部から通信用ＬＳＩ　　ＳＩＯに受信データが
入ってくると、１バイトごとにパラレルデータに変換さ
れて受信用のＦＩＦＯに格納される。
マイクロプロセッサＣＰＵがらＤＭＡコントローラＤＭ
ＡＣに転送開始コマンドが送られ、ＤＭＡコントローラ
ＤＭＡＣが通信用ＬＳｉ　　ＳｉＯの転送要求信号に対
しＦＩＦＯ内の受信データをメモリＭＥＭに転送する。
その後、マイクロプロセッサＣＰＵがメモリＭＥＭをア
クセスに行くことにより、受信データを得ることができ
るようにされている（日本電気［株］が１９８４年に発
行したｒＮＥＣ電子デバイスμＰＤ７２０１Ａユーザー
ズマニュアル」参照）。
［発明が解決しようとする問題点］ 上記システムにおいては、ＳＩＯとＤＭＡＣがＣＰＵに
対して各々独立に動作するようにされている。例えば、
ＳＩＯがデータを受信すると、そのことをＣＰＵに知ら
せる。すると、ｃ　Ｐ　Ｕ　ｈ＜　ＤＭＡＣに指令を与
えてＤＭＡ転送を開始させる。
そして、１フレームのデータの受信が終了すると。
ＳＩＯがＣＰＵに知らせＣＰＵがＤＭＡＣを停止させる
ようになっていた。送信の場合にも同様にデータ転送の
開始、終了をＣＰＵに知らせ、ＣＰＵからの指令によっ
てＳＩＯおよびＤＭＡＣが各々独立に制御されるように
なっていた。
このように従来のシステムでは１フレームの送受信ごと
にＣＰＵが介在しなければならなかったため、ＣＰＵの
負担が大きくプロトコル処理の速度が遅いという問題点
があった。
この発明の目的は、ローカルエリア・ネットワークを構
成する通信制御ユニットにおけるＣＰＵの負担を低減し
、プロトコル処理速度の向上を図ることにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
すなわち、通信プロトコルに従ったシリアル通信制御を
行なう通信制御回路と、送受信データを一時的に保持す
るファーストイン・ファーストアウト方式のバッファメ
モリ（以下、ＦＩＦＯと称する）と、このＦＩＦＯのホ
ストコンピュータ側のデータバッファ（メモリ）との間
のＤＭＡ転送を行なうＤＭＡコントロール回路およびこ
れらの統括的な制御を司る制御部（ＣＰ　Ｕ）とからな
る通信制御ユニットにおいて、上記シリアル通信制御回
路とＤＭＡコントロール回路との間でＦＩＦＯを介して
フレーム（送受信データ）の終了を示す信号を送るよう
にするものである。
［作用］ 上記した手段によれば、データに付随した信号に基づい
て受信側（シリアル通信制御回路もしくはＤＭＡコント
ロール回路）で、制御部が介在することなく自動的にデ
ータの受信動作を停止できるようになるため、制御部の
負担を軽減させ、プロトコル処理速度を向上させるとい
う上記目的を達成することができる。
［実施例］ 以下、本発明を一例として、５ＤＬＣ（Ｓｙｎｃｈｒｏ
ｎｏｕｓ　　Ｄａｔａ　　Ｌｉｎｋ　　Ｃｏｎｔｒｏｌ
）プロトコルに従ったローカルエリア・ネットワーク用
の通信制御用ＬＳＩに適用した場合の実施例について説
明する。
この実施例の通信制御用ＬＳＩは、送信系データ転送ユ
ニットと受信系データ転送ユニットとにより構成されて
おり、受信系データ転送ユニットは第１図に、また送信
系データ転送ユニットは第２図に示すような構成にされ
ている。
そこで先ず、第１図に示されている受信系データ転送ユ
ニットの構成について説明する。
この実施例の受信系データ転送ユニットは、通信回線よ
り送られてきたフレームビット処理回路１１を受信し、
通信プロトコルに従って受信フレームを各フィールドに
分解したり受信状態信号を形成したりするフレーム受信
部１と、受信したフレームの情報フィールド内のデータ
を次々と取り込んで保持するＦＩＦＯ２と、ＦＩＦＯ２
に貯られた受信データをホストコンピュータ側に用意さ
れたデータバッファ（メモリ）へＤＭＡ転送するための
ＤＭＡ転送制御部３と、これらの統括的な制御を行なう
マイクロプログラム制御方式のマイクロ制御部４とによ
り構成されている。
上記フレーム受信部１は、受信フレームのフラグを検出
して、情報フィールド内のシリアルデータよりバイト単
位のパラレルデータを構成するビット処理回路１１と、
受信フレームから分離されたヘッダ（アドレスフィール
ドおよび制御フィールドのデータ）が格納されるＦＩＦ
Ｏ方式のヘッダレジスタ群１２と、各受信フレームごと
に形成される受信状態信号を保持可能なステータスレジ
スタ群１３と、受信フレームの分解や受信状態信号の形
成およびマイクロ制御部４に対する割込み信号ＲＨ，Ｒ
８ＴＴの形成を行なう受信コントロール回路１４等によ
り構成されている。
上記割込み信号ＲＨ（ヘッダレディ）は、フレームが着
信し、アドレス制御フィールドの分解および情報フィー
ルドのデータをＦＩＦＯ２に転送するか否かの決定が完
了したことをマイクロ制御部４へ通知するのに使用され
る。また、割込み信号Ｒ８ＴＴは、Ｆｅ２　（フレーム
・チェック・シーケンス）フィールドに基づいてフレー
ム受信に関し、エラーがあったことが判明したときにそ
のエラー情報をマイクロ制御部４に通知するのに使用さ
れる。
さらに、フレーム受信部１（ビット処理回路１１）では
、受信コントロール回路１４の制御シーケンスによって
、フレームの始端および終端を示すフラグの検出やトラ
ンスペアレントなデータ伝送を可能にするため挿入され
たダミーの「０」ビットの除去等を行なう。
また、この実施例では、ステータスレジスタ群１３がヘ
ッダレジスタ群１２よりも１段多く設けられており、−
の着信フレームの処理中に後続の２フレームの受信が可
能な構成にされている。
受信フレーム保護の限界を越えて着信したフレームは廃
棄されるが、その場合、ヘッダオーバライン信号を出力
して警告するようになっている。
また、これに対応して、ＦＩＦＯ２も例えば２０段のよ
うな多段構成にされ、複数フレームのデータを貯えるこ
とができるようにされている。しかも、この実施例では
、ＦＩＦＯ２に格納された受信データは、ＤＭＡ転送制
御部３内に設けられたＦＩＦＯクリーナ３４によって、
フレームごとにクリア（除去）できるようにされている
。
また、ＦＩＦＯ２は、その出力ポートにマイクロ制御部
４が処理すべきデータが用意されていることを知らせる
割込み信号ＲＲ（データレディ）を形成し、出力するよ
うになっている。
ただし、新着フレームの情報フィールドデータがＦＩＦ
Ｏ２の出力ポートに用意されると、ＦＩＦＯ２はデータ
レディ信号ＲＲによってマイクロ制御部４に割込みをか
けるが、マイクロ制御部４がＤＭＡ転送制御部３を起動
すると、データレディ信号ＲＲはなくなり、次のフレー
ムの受信データが入ってくるとその先頭データから再び
マイクロ制御部に対しデータレディ信号ＲＲを送るよう
になっている。
一方、ＤＭＡ転送制御部３は、上記ＦＩＦＯクリーナ３
４と、ＦＩＦＯ２より読み出されたバイト単位の送信デ
ータをワード単位のパケットデータに再生するワード組
立て回路３２、ＤＭＡ転送状態信号を保持するステータ
スレジスタ３３およびＤＭＡ転送制御を行なったり、バ
スを監視してバスエラー等のＤＭＡ転送状態信号を形成
したりマイクロ制御部４に対する割込み信号ＥＯＢやＥ
ＯＦを形成するＤＭＡコントロール回路３１等により構
成されている。
上記割込み信号ＥＯＢは、ホストコンピュータ側のデー
タバッファが不足し、次のバッファを必要とすることを
マイクロ制御部４に通知するのに使用される。また、割
込み信号ＥＯＦは、ＦＩＦＯ２内の１フレ一ム分の受信
データの転送が終了するか、あるいはバスエラー等によ
りＤＭＡ転送が停止したことをマイクロ制御部４に知ら
せるのに使用される。
さらに、この実施例では、受信コントロール回路１４が
着信フレームの最終データを検出すると、最終データ表
示信号（以下、ファイナルビットと称する）ＦＢを形成
し、最終データと共にＦＩＦＯ２に送る。そして、ＤＭ
Ａコントロール回路３１がＦＩＦＯ内デー少データＡ転
送中にそのファイナルビットＦＢを検出すると、マイク
ロ制御部４からの指令によらずＤＭＡ転送を停止し、逆
にマイクロ制御部４に対してフレーム転送完了割込み信
号ＥＯＦを形成し、出力するように構成されている。
従来の同様なプロトコル処理を行なう通信制御用ＬＳＩ
では、１フレームのデータ転送が終了すると、通信制御
装置（Ｓ　Ｉ　Ｏ）がマイクロプロセッサに対して割込
みをかけ、マイクロプロセッサからの指令によってＤＭ
Ａ転送制御回路が停止されるようになっていた。これに
対し、上記実施例ではマイクロ制御部４を介さずにＤＭ
Ａ転送制御が停止されるようになっている。そのため、
マイクロプロセッサ（制御部４）の負担が軽減され、プ
ロトコル処理速度が向上される。
次に、第２図に示されている送信系データ転送ユニット
の構成について説明する。
この実施例の送信系データ転送ユニットは、ホストコン
ピュータ側のデータバッファ内に格納されている送信デ
ータを読み出してＤＭＡ転送されるＤＭＡ転送制御部５
と、ＤＭＡ転送された送信データを次々と取り込んで保
持するＦＩＦＯ６と、１ｌ− ＰＩ　ＦＯ６に貯えられた送信データをシリアルデータ
に変換して送信フレームを構成し、通信回線へ出力する
フレーム送信部７と、これらの総括的な制御を行なうマ
イクロ制御部８とにより構成されている。
上記ＤＭＡ転送制御部５は、ホストコンピュータ側のデ
ータバッファより読み出されたワード単位の送信データ
を一時的に保持してバイト単位でＦＩＦＯ６に伝送する
バッファ５２、ＤＭＡ転送状態信号を保持するステータ
スレジスタ５３およびＤＭＡ転送制御を行なったり、バ
スを監視してバスエラー等のＤＭＡ転送状態信号を形成
したりマイクロ制御部８に対する割込み信号ＥＯＢ１や
ＥＯＦＩを形成するＤＭＡコントロール回路５１等によ
り構成されている。
上記割込み信号ＥＯＢ１は、指定されたデータバッファ
内の送信データの転送が終了した場合に、次のデータバ
ッファをマイクロ制御部８に対し要求するのに使用され
る。また、割込み信号ＥＯＦ１は１フレ一ム分の送信デ
ータの転送が終了したことをマイクロ制御部８に知らせ
るのに使用される。
上記ＦＩ　ＦＯ６は、受信側ユニットと同様に複数フレ
ーム分の送信データを保持できるように２０段構成にさ
れているとともに、ＦＩＦＯの入力ポートがマイクロ制
御部８からのデータの受入れが可能な状態にあることを
知らせる割込み信号ＴＲを出力する。この割込み信号Ｔ
Ｒに基づいてマイクロ制御部８はＦＩＦＯ６にフラグや
アドレスフィールドおよび制御フィールドを投入するよ
うにされている。
一方、上記フレーム送信部７は、ＦＩＦＯ６から読み出
されたバイト単位のパラレルデータをシリアルデータル
に変換し、情報フィールド内の送信データをトランスペ
アレントなデータにすべくダミーの「０」を入れたり、
ＦＣＳフィールドを付加して第３図に示すようなフィー
ルド構成のフレームを形成し、出力するビット組立て回
路７１と、ビット組立て回路７１等送信部全体に対する
制御信号や送信状態を監視して各送信フレームごとの送
信状態信号およびマイクロ制御部８に対する割込み信号
ＴＳＴＴを形成したり、送信フレームのアドレスフィー
ルド内の５ＡＰＩ値（サービス・アクセス・ポイント値
）より送信優先順位を決定したりする送信コントロール
回路７２と、上記送信状態信号を３フレ一ム分保持可能
なＦＩＦＯ方式のステータスレジスタ群７３と、送信エ
ラ一時等にＦＩＦＯ６内の１フレ一ム分の送信データを
クリアするＦＩＦＯクリーナ７４等により構成されてい
る。
上記割込み信号ＴＳＴＴを受けるとマイクロ制御部８は
、ステータスレジスタ群７３内の状態信号を調べてエラ
ー状況を解析し、対応する処理を実行するようになって
いる。
さらに、この実施例では、データバッファから転送され
てきたデータが、情報フィールドに入るべき最終データ
であることをＤＭＡ転送制御部５が検出すると、ＤＭＡ
転送制御部５はファイナルビットＦＢを形成し、その最
終データとともにＦＩＦＯ６に入れる。また、ＤＭＡ転
送制御部５はホストコンピュータ側でのバスエラー等送
信を継続できない事象が生じたことを検出すると、アボ
ートビットＡＢを形成し、Ｆ　Ｉ　ＦＯ６に入れる。
一方、フレーム送信部７は、ＦＩＦＯ６からファイナル
ビットＦＢが読み出されると、フレーム送信を正常に終
了させると共に、アボートビットＡＢを検出すると、フ
レーム送信を中止し、直ちに７個以上１４個以下のｒｌ
Ｊを連続させたアボートシーケンスを通信回路へ送り、
かつ割込み信号ＴＳＴＴをマイクロ制御部８へ供給する
ようになっている。
また、この実施例では、通信回線側でチャネル衝突を検
出した場合、フレーム送信部７は直ちに送信を停止し、
割込み信号ＴＳＴＴによりマイクロ制御部８に通知した
後、ＦＩＦＯクリーナ７４を起動する。そして、マイク
ロ制御部８はステータスレジスタ群７３を調べて割込み
要因を解析し、ＤＭＡ転送制御部５に停止命令を発行す
る。すると、ＤＭＡ転送制御部５はファイナルビットＦ
Ｂの付いたデータをＦＩＦＯ６に送出してから停止する
。さらに、ＦＩＦＯクリーナ７４はＦＩＦＯ６を空読み
してファイナルビットＦＢを検出すると、フレーム送信
部７に通知してから停止するようになっている。
上述したように、この実施例の送信系データ転送ユニッ
トにおいても、フレーム最終データが送信されると、そ
の最終データに付加されたファイナルビットにより、フ
レーム送信部７の送信動作が停止されるようになってい
るため、マイクロ制御部８の負担が軽減される。しかも
、この実施例では、バスエラー等ホストコンピュータ側
で転送エラーが生じた場合にも、マイクロ制御部を介さ
ずにＤＭＡ転送制御部５から出力されるアボートビット
ＡＢによりフレーム送信部７が停止されるようになって
いるので、マイクロ制御部８の負担が更に軽減される。
以上説明したように上記実施例では通信プロトコルに従
ったシリアル通信制御を行なう通信制御回路と、送受信
データを一時的に保持するファーストイン・ファースト
アウト方式のバッファメモリ（以下、ＦＩＦＯと称する
）と、このＦＩＦＯのホストコンピュータ側のデータバ
ッファ（メモリ）との間のＤＭＡ転送を行なうＤＭＡコ
ントロール回路およびこれらの統括的な制御を司る制御
部（ＣＰＵ）とからなる通信制御ユニットにおいて、上
記シリアル通信制御回路とＤＭＡコントロール回路との
間でＦＩＦＯを介してフレーム（送受信データ）の終了
を示す信号を送るようにしたので、データに付随した信
号に基づいて受信側（シリアル通信制御回路もしくはＤ
ＭＡコントロール回路）で制御部が介在することなく自
動的にデータの受信動作を停止できるという作用により
、マイクロ制御部の負担が軽減され、プロトコル処理速
度が向上されるという効果がある。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、上記実施例では
、フレーム受信部と受信用ＦＩＦＯ１送信用ＦＩＦＯお
よびＤＭＡ転速制御部が同一チップ上に形成されてなる
通信制御ユニットに適用した場合について説明したが、
フレーム送受信装置（ＳＩＯ）とＦＩＦＯおよびＤＭＡ
転送制御装置が別個のＬＳＩによって構成されている場
合にも適用することができる。また、実施例は一例とし
て５ＤＬＣプロトコルに従ったシリアル通信に適用した
場合について説明したが、通信プロトコルは５ＤＬＣに
限定されず任意のプロトコルに対しても同様に適用する
ことができる。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である通信制御ユニットに
適用したものについて説明したが、この発明はそれに限
定されるものでなく、マイクロプロセッサの制御下にあ
る複数個のコントロールＬＳＩ間の制御方式に利用する
ことができる。
［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。
すなわち、ローカルエリア・ネットワークを構成する通
信制御ユニットにおけるマイクロプロセッサの負担を低
減し、プロトコル処理速度の向上を図ることができる。
【図面の簡単な説明】
第１図は、本発明をローカルエリア・ネットワークを構
成する通信制御装置に適用した場合の受信系データ転送
ユニットの一実施例を示すブロック図、 第２図は、同じく送信系データ転送ユニットの一実施例
を示すブロック図、 第３図は、送受信されるフレームの構成例を示すブロッ
ク図、 第４図は、通信制御用ＬＳＩを備えたマイクロコンピュ
ータシステムの構成を示すブロック図である。 １・・・・フレーム受信部、２・・・・受信用ＦＩＦＯ
１３，５・・・・ＤＭＡ転送制御部、４，８・・・・マ
イクロ制御部、６・・・・送信用ＦＩＦＯ１７・・・・
フレーム送信部。

Claims (1)

  1. 【特許請求の範囲】 １、通信プロトコルに従ったシリアル通信制御を行なう
    通信制御回路と、送受信データを一時的に保持するファ
    ーストイン・ファーストアウト方式のバッファメモリと
    、このバッファメモリとホストコンピュータ側のデータ
    メモリとの間のＤＭＡ転送を行なうＤＭＡコントロール
    回路およびこれらの統括的な制御を司る制御部とからな
    る通信制御装置であって、上記通信制御回路とＤＭＡコ
    ントロール回路との間でバッファメモリを介して送信デ
    ータもしくは受信データの終了を示す信号を送るように
    構成されてなることを特徴とする通信制御装置。 ２、上記通信制御回路と、バッファメモリ、ＤＭＡコン
    トロール回路および制御部は同一の半導体基板上におい
    て構成されてなることを特徴とする特許請求の範囲第１
    項記載の通信制御装置。 ３、ホストコンピュータ側におけるデータ転送にエラー
    が生じた場合に、上記ＤＭＡコントロール回路からバッ
    ファメモリを介して通信制御回路に対し、強制停止信号
    が送出されるようにされてなることを特徴とする特許請
    求の範囲第１項もしくは第２項記載の通信制御装置。
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