JPH0373931A - Ｍｉｍ素子 - Google Patents
Ｍｉｍ素子Info
- Publication number
- JPH0373931A JPH0373931A JP1210389A JP21038989A JPH0373931A JP H0373931 A JPH0373931 A JP H0373931A JP 1210389 A JP1210389 A JP 1210389A JP 21038989 A JP21038989 A JP 21038989A JP H0373931 A JPH0373931 A JP H0373931A
- Authority
- JP
- Japan
- Prior art keywords
- conductive film
- film
- mim element
- mim
- insulator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000012212 insulator Substances 0.000 claims abstract description 10
- 239000002184 metal Substances 0.000 abstract 2
- 239000004973 liquid crystal related substance Substances 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 239000011521 glass Substances 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 3
- 229910052804 chromium Inorganic materials 0.000 description 3
- 239000011651 chromium Substances 0.000 description 3
- KRKNYBCHXYNGOX-UHFFFAOYSA-N citric acid Chemical compound OC(=O)CC(O)(C(O)=O)CC(O)=O KRKNYBCHXYNGOX-UHFFFAOYSA-N 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000007864 aqueous solution Substances 0.000 description 1
- XMPZTFVPEKAKFH-UHFFFAOYSA-P ceric ammonium nitrate Chemical compound [NH4+].[NH4+].[Ce+4].[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O XMPZTFVPEKAKFH-UHFFFAOYSA-P 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
Landscapes
- Liquid Crystal (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、液晶表示パネルに使用されるＭＩＭ（Ｍｅｔ
ｅｌ−ＩｎＳｕｌａｔｏｒ−Ｍｅｔａ０素子に関する。
ｅｌ−ＩｎＳｕｌａｔｏｒ−Ｍｅｔａ０素子に関する。
〔従来の技術と発明が解決しようとする課題〕液晶表示
パネルは実用化が進み、現在では高品質・高密度化が望
まれている。この要望を実現するためにはＭＩＭ素子の
容量をできるだけ小さくし、かつ、ＭＩＭ素子の容量に
比べて液晶の容量を十分に大きくする必要がある。
パネルは実用化が進み、現在では高品質・高密度化が望
まれている。この要望を実現するためにはＭＩＭ素子の
容量をできるだけ小さくし、かつ、ＭＩＭ素子の容量に
比べて液晶の容量を十分に大きくする必要がある。
ＭＩＭ素子の容量を小さくするには微細化、つまりＭＩ
Ｍ素子の寸法を小さくする方法がある。
Ｍ素子の寸法を小さくする方法がある。
しかし、ＭＩＭ素子の寸法は製造工程で使用する露光装
置により制約され、ＭＩＭ素子の微細化には限界があっ
た。
置により制約され、ＭＩＭ素子の微細化には限界があっ
た。
一方、ＭＩＭ素子の寸法は現状のままでその容量を小さ
くするには、ＭＩＭ素子を構成する絶縁体膜の厚さを厚
くしたり、あるいは絶縁体膜の材料に誘電率の小さいも
のを使用したりする方法がある。が、これらの方法でＭ
ＩＭ素子を製造するとコストが高くなり、さらに誘電率
の小さい材料を使用する場合には材料選択の自由度が低
くなるという課題があった。
くするには、ＭＩＭ素子を構成する絶縁体膜の厚さを厚
くしたり、あるいは絶縁体膜の材料に誘電率の小さいも
のを使用したりする方法がある。が、これらの方法でＭ
ＩＭ素子を製造するとコストが高くなり、さらに誘電率
の小さい材料を使用する場合には材料選択の自由度が低
くなるという課題があった。
そこで、本発明はこれらの課題を解決し、液晶と比較し
て容量が十分に小さく、露光装置の限界程度の寸法を有
するＭＩＭ素子の提供を目的とする。
て容量が十分に小さく、露光装置の限界程度の寸法を有
するＭＩＭ素子の提供を目的とする。
本発明のＭＩＭ素子は、穿設された構造を有する突出部
の設けられている第一の導電膜、第一の導電膜を被覆す
る絶縁体膜、少なくとも上記第一の導電膜の突出部分を
被覆する上記絶縁体膜の一部分または複数部分に配設さ
れた第二の導電膜よりなるものである。
の設けられている第一の導電膜、第一の導電膜を被覆す
る絶縁体膜、少なくとも上記第一の導電膜の突出部分を
被覆する上記絶縁体膜の一部分または複数部分に配設さ
れた第二の導電膜よりなるものである。
また、本発明のＭＩＭ素子は、突出部の設けられた第一
の導電膜、第一の導電膜を被覆する絶縁体膜、少なくと
も上記第一の導電膜の突出部分を被覆する上記絶縁体膜
上に配設された第二の導電膜よりなるものであって、上
記第二の導電膜には穿設された構造が設けられており、
かつ、この穿設された構造の内部には上記第一の導電膜
の突出部分を被覆する上記絶縁体膜が存在するように上
記第二の絶縁体膜が配設されていることを特徴とするも
のである。
の導電膜、第一の導電膜を被覆する絶縁体膜、少なくと
も上記第一の導電膜の突出部分を被覆する上記絶縁体膜
上に配設された第二の導電膜よりなるものであって、上
記第二の導電膜には穿設された構造が設けられており、
かつ、この穿設された構造の内部には上記第一の導電膜
の突出部分を被覆する上記絶縁体膜が存在するように上
記第二の絶縁体膜が配設されていることを特徴とするも
のである。
以下、本発明のＭ Ｉ Ｍ素子を実施例を基に説明する
。
。
（実施例１）
第１図（ａ）、（ｂ）、（Ｃ）、（ｄ）、（ｆ）は本発
明のＭＩＭ素子の製造工程を表わす断面図、第１図（ｅ
）は平面図である。ガラス基板１上にタンタル３（膜厚
２５０ｎｍ）をスパッタリング法で積層し、続いてポジ
型フォトレジスト５（膜厚１．４μｍ）を積層した（第
１図（ａ））。このように作成した試料を第２図に示す
フォトマスクを用いて露光し、現像し、タンタＡ／６を
ＣＦ、および０２ガスを用いてドライエツチングし、ポ
ジ型フォトレジストを剥離し、第一の導電膜６を形成し
た（第１図（ｂ））。
明のＭＩＭ素子の製造工程を表わす断面図、第１図（ｅ
）は平面図である。ガラス基板１上にタンタル３（膜厚
２５０ｎｍ）をスパッタリング法で積層し、続いてポジ
型フォトレジスト５（膜厚１．４μｍ）を積層した（第
１図（ａ））。このように作成した試料を第２図に示す
フォトマスクを用いて露光し、現像し、タンタＡ／６を
ＣＦ、および０２ガスを用いてドライエツチングし、ポ
ジ型フォトレジストを剥離し、第一の導電膜６を形成し
た（第１図（ｂ））。
次にこの試料をクエン酸水溶液に浸漬し、陽極酸化して
絶縁体（酸化タンタル）膜７を形成した（第１図（Ｃ）
）。続いてこの試料にクロム（膜厚２００ｎｍ）をスパ
ッタリング法で積層し、クロム上にフォトレジストを積
層した。このようにして作成した試料を露光、現像した
後、クロムを硝酸セリウムアンモニウム−過酸化水素の
混合溶液でエツチングし、次にフォトレジストを剥離し
て第二の導電膜９を形成し、本発明のＭＩＭ素子を製造
した（第１図（ψ）。第１図（ｄ）を上からみた図面を
第】図（ｅ）に示す。ただし、本実施例では第一の導電
膜６は全体にわたって絶縁体膜７で被覆されているので
第１図（ｅ）には図示していない。同図ではガラス基板
上に第一の導電膜６（図示せず）、絶縁体膜７、および
第二の導電膜９がそれぞれ配設されており、また、第一
の導電膜６には穿設された構造を有する突出部６が設け
られている。
絶縁体（酸化タンタル）膜７を形成した（第１図（Ｃ）
）。続いてこの試料にクロム（膜厚２００ｎｍ）をスパ
ッタリング法で積層し、クロム上にフォトレジストを積
層した。このようにして作成した試料を露光、現像した
後、クロムを硝酸セリウムアンモニウム−過酸化水素の
混合溶液でエツチングし、次にフォトレジストを剥離し
て第二の導電膜９を形成し、本発明のＭＩＭ素子を製造
した（第１図（ψ）。第１図（ｄ）を上からみた図面を
第】図（ｅ）に示す。ただし、本実施例では第一の導電
膜６は全体にわたって絶縁体膜７で被覆されているので
第１図（ｅ）には図示していない。同図ではガラス基板
上に第一の導電膜６（図示せず）、絶縁体膜７、および
第二の導電膜９がそれぞれ配設されており、また、第一
の導電膜６には穿設された構造を有する突出部６が設け
られている。
第一の導電膜６を製造する際に使用したフォトマスクの
一部を第２図に示す。第２図中斜線の施されている部分
２１は露光光の透過しない部分であり、斜線の施されて
いない部分２６は露光光の透過する部分である。また、
露光光の透過しない部分２１に囲まれている部分には透
明膜（位相シック）２５が配設されている。この位相シ
ックには解像度を露光装置の限界まで向上させる効果が
あることは周知の通りである。しかし、実際にはフォト
マスク上の位相シックと露光光透過部分との接する部分
に対応する試料上に余分なレジストパターンが形成され
てしまい液晶表示パネルの製造に応用するのは困難であ
った。しかし、本発明のＭＩＭ素子のように第一の導電
膜に穿設された構造を有する突出部を設けることにより
、つまりフォトマスク上の位相シックの周囲全てを露光
光の透過しない部分で取り囲むことにより、余分な。
一部を第２図に示す。第２図中斜線の施されている部分
２１は露光光の透過しない部分であり、斜線の施されて
いない部分２６は露光光の透過する部分である。また、
露光光の透過しない部分２１に囲まれている部分には透
明膜（位相シック）２５が配設されている。この位相シ
ックには解像度を露光装置の限界まで向上させる効果が
あることは周知の通りである。しかし、実際にはフォト
マスク上の位相シックと露光光透過部分との接する部分
に対応する試料上に余分なレジストパターンが形成され
てしまい液晶表示パネルの製造に応用するのは困難であ
った。しかし、本発明のＭＩＭ素子のように第一の導電
膜に穿設された構造を有する突出部を設けることにより
、つまりフォトマスク上の位相シックの周囲全てを露光
光の透過しない部分で取り囲むことにより、余分な。
レジストパターンを形成することなく、解像度を露光装
置の限界まで向上させることが可能となった。例えば、
本実施例で使用した露光装置の解像度は４μｍであり、
第１図（ｂ）に示す第一の導電膜３の寸法人は２．５μ
ｍであった。このように本発明のＭＩＭ素子は微細化、
および容量を小さくすることが可能である。
置の限界まで向上させることが可能となった。例えば、
本実施例で使用した露光装置の解像度は４μｍであり、
第１図（ｂ）に示す第一の導電膜３の寸法人は２．５μ
ｍであった。このように本発明のＭＩＭ素子は微細化、
および容量を小さくすることが可能である。
さらに本実施例のＭＩＭ素子を液晶表示パネルに搭載す
る場合には、第１図（ｄ）の工程まで経た試料にスパッ
タリング法でＩ Ｔ Ｏ（Ｉｎｄｉｕｍ−Ｔｉｎ −Ｑ
ｘｉｄｅ）膜１）を積層し、ＩＴＯ膜１膜上１上ォト１
／シストを積層し、露光し、現像し、ＩＴＯ膜１）をエ
ツチングし、フォトレジストを剥離し、画素電極１）を
形成する（第１図（ｒ））。
る場合には、第１図（ｄ）の工程まで経た試料にスパッ
タリング法でＩ Ｔ Ｏ（Ｉｎｄｉｕｍ−Ｔｉｎ −Ｑ
ｘｉｄｅ）膜１）を積層し、ＩＴＯ膜１膜上１上ォト１
／シストを積層し、露光し、現像し、ＩＴＯ膜１）をエ
ツチングし、フォトレジストを剥離し、画素電極１）を
形成する（第１図（ｒ））。
（実施例２）
実施例１と同様な方法でガラス基板１上に第一の導電膜
６、絶縁体膜７を形成した試料に、ＩＴＯ膜６１をスパ
クタリング法で積層し、次にフォトレジストを積層し、
露光し、現像し、ＩＴＯ膜３１をエツチングし、フォト
レジストを剥離してＭＩＭ素子を製造した。本実施例の
ＭＩＭ素子の断面図を第３図に示す。このＭＩＭ素子の
第二の導電膜３１はＭＩＭ素子の電極であると同時に、
画素電極としての機能を有する。
６、絶縁体膜７を形成した試料に、ＩＴＯ膜６１をスパ
クタリング法で積層し、次にフォトレジストを積層し、
露光し、現像し、ＩＴＯ膜３１をエツチングし、フォト
レジストを剥離してＭＩＭ素子を製造した。本実施例の
ＭＩＭ素子の断面図を第３図に示す。このＭＩＭ素子の
第二の導電膜３１はＭＩＭ素子の電極であると同時に、
画素電極としての機能を有する。
（実施例３）
本発明のＭＩＭ素子を第４図に示す。ただし、第一の導
電膜４３は全体にわたって絶縁体膜４５で被覆されてい
るため第４図（ａ）には図示されていない。まず、第４
図（ａ）において、ガラス基板４１上に突出部４４の設
けられた第一の導電膜４６（図示せず）が配設されてお
り、第一の導電膜４６は絶縁体膜４５で被覆されている
。穿設された構造を有する第二の導電膜４７は少なくと
も第一の導電膜４６の突出部４４を被覆する絶縁体膜４
５上に配設されている。また同時に第一の導電膜４６の
突出部４４を被覆する絶縁体膜４５が図のように穿設さ
れた構造の内部に存在するように第二の導電膜４７は配
設されている。第４図（ｂ）は、第４図（ａ）の線分Ｂ
Ｂの断面図である。第一の導電膜４６および第二の導電
膜４７がそれぞれＭＩＭ素子の電極となっており、本実
施例では画素電極４９がＭＩＭ素子の電極とは別に設け
られている。
電膜４３は全体にわたって絶縁体膜４５で被覆されてい
るため第４図（ａ）には図示されていない。まず、第４
図（ａ）において、ガラス基板４１上に突出部４４の設
けられた第一の導電膜４６（図示せず）が配設されてお
り、第一の導電膜４６は絶縁体膜４５で被覆されている
。穿設された構造を有する第二の導電膜４７は少なくと
も第一の導電膜４６の突出部４４を被覆する絶縁体膜４
５上に配設されている。また同時に第一の導電膜４６の
突出部４４を被覆する絶縁体膜４５が図のように穿設さ
れた構造の内部に存在するように第二の導電膜４７は配
設されている。第４図（ｂ）は、第４図（ａ）の線分Ｂ
Ｂの断面図である。第一の導電膜４６および第二の導電
膜４７がそれぞれＭＩＭ素子の電極となっており、本実
施例では画素電極４９がＭＩＭ素子の電極とは別に設け
られている。
また、第５図に示すＭＩＭ素子のように穿設された構造
を有する第二の導電膜４７がＭＩＭ素子の電極であると
同時に画素電極としての機能も有する場合には、製造工
程数を少なくすることが可能である。
を有する第二の導電膜４７がＭＩＭ素子の電極であると
同時に画素電極としての機能も有する場合には、製造工
程数を少なくすることが可能である。
実施例においてＭＩＭ素子を構成する絶縁体膜が第一の
導電膜全体を被覆する場合のみを示したが、本発明のＭ
ＩＭ素子を構成する絶縁体膜は第一の導電膜全体を被覆
する必要はなく、少な（とも第一の導電膜と第二の導電
膜との間に存在していればよい。
導電膜全体を被覆する場合のみを示したが、本発明のＭ
ＩＭ素子を構成する絶縁体膜は第一の導電膜全体を被覆
する必要はなく、少な（とも第一の導電膜と第二の導電
膜との間に存在していればよい。
ＭＩＭ素子の構造を本発明のようにすることによって、
製造工程で使用するフォトマスクに位相シックを使用す
ることが可能となり、ＭＩＭ素子の寸法を露光装置の限
界程度に微細化することができる。このように本発明の
ＭＩＭ素子は寸法が微細であるため容量を小さくするこ
とが可能となった。さらに本発明のＭＩＭ素子は容量が
小さく、液晶との容量比を大きくすることができ、液晶
表示パネルの高品質・高密度化に有効である。また、本
発明を構成する導電膜を画素電極として使用する場合に
は、ＭＩＭ素子の微細化と同時に製造工程数を減らすこ
とができる。
製造工程で使用するフォトマスクに位相シックを使用す
ることが可能となり、ＭＩＭ素子の寸法を露光装置の限
界程度に微細化することができる。このように本発明の
ＭＩＭ素子は寸法が微細であるため容量を小さくするこ
とが可能となった。さらに本発明のＭＩＭ素子は容量が
小さく、液晶との容量比を大きくすることができ、液晶
表示パネルの高品質・高密度化に有効である。また、本
発明を構成する導電膜を画素電極として使用する場合に
は、ＭＩＭ素子の微細化と同時に製造工程数を減らすこ
とができる。
第１図〜第５図はいづれも本発明に係り、第１図、第２
図は実施例１、第３図は実施例２、第３図、第４図及び
第５図は実施例３を示し、第１図り、第１図（ｆ）はＭ
ＩＭ素子を液晶表示パネルに搭載した場合の断面図であ
り、第２図はフォトマスクの一部分を表わす平面図であ
り、第３図、第４図、および第５図は本発明のＭＩＭ素
子を表わし、第３図、第４図（ｂ）及び第５図は断面図
、第４図（ａ）は平面図である。 ３．４６・・・・・・第一の導電膜、 ７．４５・・・・・・絶縁体膜、 ９．６１．４７・・・・・・第二の導電膜。 第１図 第１図 第２図 第３図
図は実施例１、第３図は実施例２、第３図、第４図及び
第５図は実施例３を示し、第１図り、第１図（ｆ）はＭ
ＩＭ素子を液晶表示パネルに搭載した場合の断面図であ
り、第２図はフォトマスクの一部分を表わす平面図であ
り、第３図、第４図、および第５図は本発明のＭＩＭ素
子を表わし、第３図、第４図（ｂ）及び第５図は断面図
、第４図（ａ）は平面図である。 ３．４６・・・・・・第一の導電膜、 ７．４５・・・・・・絶縁体膜、 ９．６１．４７・・・・・・第二の導電膜。 第１図 第１図 第２図 第３図
Claims (2)
- （１）穿設された構造を有する突出部の設けられている
第一の導電膜、該第一の導電膜を被覆する絶縁体膜、少
なくとも前記第一の導電膜の前記突出部を被覆する前記
絶縁体膜の一部分または複数部分に配設された第二の導
電膜よりなるＭＩＭ素子。 - （２）突出部の設けられた第一の導電膜、該第一の導電
膜を被覆する絶縁体膜、少なくとも前記第一の導電膜の
前記突出部を被覆する前記絶縁体膜上に配設された第二
の導電膜よりなるＭＩＭ素子において、前記第二の導電
膜には穿設された構造が設けられており、かつ、該穿設
された構造の内部には前記第一の導電膜の前記突出部を
被覆する前記絶縁体膜が存在するように前記第二の導電
膜が配設されていることを特徴とするＭＩＭ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1210389A JPH0373931A (ja) | 1989-08-15 | 1989-08-15 | Ｍｉｍ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1210389A JPH0373931A (ja) | 1989-08-15 | 1989-08-15 | Ｍｉｍ素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0373931A true JPH0373931A (ja) | 1991-03-28 |
Family
ID=16588525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1210389A Pending JPH0373931A (ja) | 1989-08-15 | 1989-08-15 | Ｍｉｍ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0373931A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111670377A (zh) * | 2018-01-31 | 2020-09-15 | 株式会社电装 | 激光雷达装置 |
-
1989
- 1989-08-15 JP JP1210389A patent/JPH0373931A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111670377A (zh) * | 2018-01-31 | 2020-09-15 | 株式会社电装 | 激光雷达装置 |
| CN111670377B (zh) * | 2018-01-31 | 2023-09-29 | 株式会社电装 | 激光雷达装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0568855B2 (ja) | ||
| CN106019751B (zh) | 阵列基板及其制造方法、显示装置 | |
| US4861141A (en) | Electro optical device and method for manufacturing same | |
| US5358809A (en) | Methods of fabricating thin film structures by imaging through the substrate in different directions | |
| EP1407317A2 (en) | A method of forming a reflective electrode and a liquid crystal display device | |
| JPH0373931A (ja) | Ｍｉｍ素子 | |
| JPH07168207A (ja) | Ｍｉｍタイプのデバイスアレイの製造方法、及び該アレイを具えている表示装置 | |
| GB2144266A (en) | Method of manufacture for ultra-miniature thin-film diodes | |
| CN108666265A (zh) | 一种薄膜晶体管基板及其制备方法 | |
| JPH05127014A (ja) | カラーフイルタ用ブラツクマスク | |
| CN108878454B (zh) | 显示面板、其制作方法及显示装置 | |
| JPH03105324A (ja) | マトリクス型液晶表示基板の製造方法 | |
| JPH03114028A (ja) | 薄膜トランジスタマトリクスとその製造方法 | |
| KR100229677B1 (ko) | 액정표시장치의 스토리지 캐패시터와 그 제조방법 | |
| CN113161291B (zh) | 阵列基板制作方法及阵列基板 | |
| JP3120134B2 (ja) | 表示素子の製造方法 | |
| JP3152195B2 (ja) | 導電体の作製方法および電極パターン | |
| JPH06308539A (ja) | マトリクスアレイ基板の製造方法 | |
| KR100205941B1 (ko) | 격벽 형성방법 | |
| CN108198787B (zh) | 阵列基板及其制造方法 | |
| JPS6050963A (ja) | 薄膜トランジスタの製造方法 | |
| JPS62262890A (ja) | アクテイブマトリクス素子の製造方法 | |
| JP2629743B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH0476092B2 (ja) | ||
| JPS6033533A (ja) | 液晶マトリクス表示用電極 |