JPH036922A - メモリ回路を用いたデコード回路 - Google Patents
メモリ回路を用いたデコード回路Info
- Publication number
- JPH036922A JPH036922A JP14191389A JP14191389A JPH036922A JP H036922 A JPH036922 A JP H036922A JP 14191389 A JP14191389 A JP 14191389A JP 14191389 A JP14191389 A JP 14191389A JP H036922 A JPH036922 A JP H036922A
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- JP
- Japan
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- circuit
- latch
- output
- memory
- signal
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 3
- 235000014676 Phragmites communis Nutrition 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、メモリ回路？デコード回路として用いた電子
回路のデコード回路に関する。
回路のデコード回路に関する。
（従来の技術）
従来、この種のデコード回路として第３図に示すような
回路がある。第３図の回路はメモリ回路のアドレス入力
端子にコード化信号を入力し、データ出力端子より対応
のデータを得るものである。
回路がある。第３図の回路はメモリ回路のアドレス入力
端子にコード化信号を入力し、データ出力端子より対応
のデータを得るものである。
（発明が解決しようとする課題）
さて、この従来の回路は、メモリの特性により、アドレ
ス入力の変化時に、そのメモリ内容によって定めらｎる
入力−出力関係に則らないパルス出力が現われる場合が
あるという欠点があった。
ス入力の変化時に、そのメモリ内容によって定めらｎる
入力−出力関係に則らないパルス出力が現われる場合が
あるという欠点があった。
本発明の目的は上記欠点を解決するもので、メモリ回路
で定められている入力−出力関係に則らないパルス出力
の発生を防止したメモリ回路を用いたデコード回路を提
供することにある。
で定められている入力−出力関係に則らないパルス出力
の発生を防止したメモリ回路を用いたデコード回路を提
供することにある。
（ａｍを解決するための手段）
前記目的を達成するために本発明によるメモリ回路を用
いたデコード回路はコード化信号をアドレス入力端子に
入力し、読出し信号をデコード信号として得るデコード
回路において、コード化信号をアドレス入力端子に入力
し、データ出力端子よル対応の読出し信号を出力するメ
モリ回路と、前記メモリ回路の各出力に、それぞれ複数
個接続されたラッチ回路と、前記メモリ回路の同一出力
に接続された複数個のラッチ回路出力を入力とする複数
個の論理積回路とからなり、前記メモリ回路の同一出力
に接続された複数個のラッチ回路のラッチタイミングに
位相葦を与え、前記複数個の論理積回路出力よりブコー
ド信号を得るように構成しである。
いたデコード回路はコード化信号をアドレス入力端子に
入力し、読出し信号をデコード信号として得るデコード
回路において、コード化信号をアドレス入力端子に入力
し、データ出力端子よル対応の読出し信号を出力するメ
モリ回路と、前記メモリ回路の各出力に、それぞれ複数
個接続されたラッチ回路と、前記メモリ回路の同一出力
に接続された複数個のラッチ回路出力を入力とする複数
個の論理積回路とからなり、前記メモリ回路の同一出力
に接続された複数個のラッチ回路のラッチタイミングに
位相葦を与え、前記複数個の論理積回路出力よりブコー
ド信号を得るように構成しである。
（実 施 例）
以下１図面を参照して本発明をさらに詳しく説明する。
第１図は、本発明によるメモリ回路を用りたデコード回
路の一実施例を示す回路図である。
路の一実施例を示す回路図である。
メモリ回路１のアドレス入力端子ＡＯ，人１゜・・・・
・・Ａｍが１本組合せ回路の入力端子となる。
・・Ａｍが１本組合せ回路の入力端子となる。
メモリ回路１のデータ出力端子の１つであるり。
は、ラッチ回路２．ラッチ回路３のＤ入力端子に接続さ
れ、ラッチ回路２．ラッチ回路３のＱ出力端子はアンド
回路４の入力に接続されている。アンド回路４の出力が
、木組合せ回路の出力端子である。
れ、ラッチ回路２．ラッチ回路３のＱ出力端子はアンド
回路４の入力に接続されている。アンド回路４の出力が
、木組合せ回路の出力端子である。
アドレス入力端子Ａ ６ 、 Ａ １ 、・・・・・・
Ａｍにはコード化信号が入力し、アンド回路出力から対
応の信号が出力される。
Ａｍにはコード化信号が入力し、アンド回路出力から対
応の信号が出力される。
ラッチ回路２．ラッチ回路３のクロック入力端子には、
位相の異なるφ１．φ２のクロックが与えらｎる。
位相の異なるφ１．φ２のクロックが与えらｎる。
メモリ回路１のデータ出力端子Ｄ１・・・・・・ｌＪｎ
についても、Ｄｏと同様なラッチ回路、アンド回路が接
続さｎている。
についても、Ｄｏと同様なラッチ回路、アンド回路が接
続さｎている。
第２図は、第１図の回路の動作を説明するためのタイム
チャートである。ここでは、Ｄｏ閣Ａ ６ ｅＡ １な
る関係が、メモリ回路ｌに記憶さ１ている。にもかかわ
らず＝ ｔ−Ｔ ｌにおいて、へ□信号の影響で、Ｄ
ｏ比出力は”Ｈ”パルス５が現われている。
チャートである。ここでは、Ｄｏ閣Ａ ６ ｅＡ １な
る関係が、メモリ回路ｌに記憶さ１ている。にもかかわ
らず＝ ｔ−Ｔ ｌにおいて、へ□信号の影響で、Ｄ
ｏ比出力は”Ｈ”パルス５が現われている。
このＤｏ傷信号位相の異なるクロック−１，クロツクφ
！でラッチし、論理積をとることにより、細いパルス幅
の′″Ｈ”パルス５が取除かれる。
！でラッチし、論理積をとることにより、細いパルス幅
の′″Ｈ”パルス５が取除かれる。
（発明の効果）
以上、説明したように本発明は、メモリ回路出力を異な
るラッチタイミングを持つ複数のラッチ回路によりラッ
チした後、論理積をとるように構成しであるので、メモ
リ出力に現われるパルス幅の細い不要パルス（”Ｈ”パ
ルス）金除去できるという効果がある。
るラッチタイミングを持つ複数のラッチ回路によりラッ
チした後、論理積をとるように構成しであるので、メモ
リ出力に現われるパルス幅の細い不要パルス（”Ｈ”パ
ルス）金除去できるという効果がある。
第１図は、本発明によるメモリ回路を用いたデコード回
路の実施例を示す回路図、第２図は第１図の動作を説明
するためのタイムチャート。 第３図は従来のデコード回路の一例を示す図である。 １・・・メモリ回路 ２．３・・・ラッチ回路４・−
Ａ Ｎ Ｄ’回路 ＡＯ，ＡＩ、・・・・・・Ａｍ・・・メモリのアドレス
人力Ｄｏ、Ｄｓ、・・＝ Ｄ ｎ・・・メモリのデータ
出力Ｄ Ｏ’ ６ Ｄ ｌ ＋・・・・＋＋Ｄら・・・
組合せ回路の出力φ１．φ２・・・クロック
路の実施例を示す回路図、第２図は第１図の動作を説明
するためのタイムチャート。 第３図は従来のデコード回路の一例を示す図である。 １・・・メモリ回路 ２．３・・・ラッチ回路４・−
Ａ Ｎ Ｄ’回路 ＡＯ，ＡＩ、・・・・・・Ａｍ・・・メモリのアドレス
人力Ｄｏ、Ｄｓ、・・＝ Ｄ ｎ・・・メモリのデータ
出力Ｄ Ｏ’ ６ Ｄ ｌ ＋・・・・＋＋Ｄら・・・
組合せ回路の出力φ１．φ２・・・クロック
Claims (1)
- コード化信号をアドレス入力端子に入力し、読出し信号
をデコード信号として得るデコード回路において、コー
ド化信号をアドレス入力端子に入力し、データ出力端子
より対応の読出し信号を出力するメモリ回路と、前記メ
モリ回路の各出力に、それぞれ複数個接続されたラッチ
回路と、前記メモリ回路の同一出力に接続された複数個
のラッチ回路出力を入力とする複数個の論理積回路とか
らなり、前記メモリ回路の同一出力に接続された複数個
のラッチ回路のラッチタイミングに位相差を与え、前記
複数個の論理積回路出力よりデコード信号を得ることを
特徴とするメモリ回路を用いたデコード回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14191389A JPH036922A (ja) | 1989-06-02 | 1989-06-02 | メモリ回路を用いたデコード回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14191389A JPH036922A (ja) | 1989-06-02 | 1989-06-02 | メモリ回路を用いたデコード回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH036922A true JPH036922A (ja) | 1991-01-14 |
Family
ID=15303079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14191389A Pending JPH036922A (ja) | 1989-06-02 | 1989-06-02 | メモリ回路を用いたデコード回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH036922A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109900971A (zh) * | 2017-12-11 | 2019-06-18 | 长鑫存储技术有限公司 | 脉冲信号延时检测方法、装置以及半导体存储器 |
-
1989
- 1989-06-02 JP JP14191389A patent/JPH036922A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109900971A (zh) * | 2017-12-11 | 2019-06-18 | 长鑫存储技术有限公司 | 脉冲信号延时检测方法、装置以及半导体存储器 |
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