JPH0365725A - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JPH0365725A JPH0365725A JP1202354A JP20235489A JPH0365725A JP H0365725 A JPH0365725 A JP H0365725A JP 1202354 A JP1202354 A JP 1202354A JP 20235489 A JP20235489 A JP 20235489A JP H0365725 A JPH0365725 A JP H0365725A
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- JP
- Japan
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- communication
- clock
- clock input
- signal
- turned
- Prior art date
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- Pending
Links
- 238000004891 communication Methods 0.000 claims abstract description 21
- 230000005764 inhibitory process Effects 0.000 abstract 2
- 230000002401 inhibitory effect Effects 0.000 abstract 1
- 101100508840 Daucus carota INV3 gene Proteins 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 101001096074 Homo sapiens Regenerating islet-derived protein 4 Proteins 0.000 description 1
- 102100037889 Regenerating islet-derived protein 4 Human genes 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロプログラム制御式のデータ処理装置に
関する。
関する。
従来、この種のデータ処理装置は、外部装置への通信に
対する応答があるまでマイクロプログラムアドレスカウ
ンタの更新を禁止し、マイクロ命令で何もしない状態を
指示することによりマイクロプログラムの進行を待合わ
せる構成となっていた。
対する応答があるまでマイクロプログラムアドレスカウ
ンタの更新を禁止し、マイクロ命令で何もしない状態を
指示することによりマイクロプログラムの進行を待合わ
せる構成となっていた。
上述した従来のデータ処理装置では、外部装置への通信
の完了とマイクロプログラムの制御との同期をとるため
に、外部装置への通信に対する応答があるまでマイクロ
プログラムの進行を待合わせるための専用のハードウェ
アが必要であり、金物量が増え且つ制御が複雑になるの
で、バグが出易いという欠点がある。
の完了とマイクロプログラムの制御との同期をとるため
に、外部装置への通信に対する応答があるまでマイクロ
プログラムの進行を待合わせるための専用のハードウェ
アが必要であり、金物量が増え且つ制御が複雑になるの
で、バグが出易いという欠点がある。
本発明のデータ処理装置は、マイクロプログラム制御式
のデータ処理装置において、外部からのクロック入力を
禁止するクロック入力禁止回路と、マイクロ命令により
前記クロック入力禁止回路に対し前記クロックの入力の
禁止を指示する指示回路と、外部装置への通信の完了を
検出して前記クロック入力禁止回路に対して前記クロッ
クの入力の禁止を解除する解除手段とを備えることを特
徴とする。
のデータ処理装置において、外部からのクロック入力を
禁止するクロック入力禁止回路と、マイクロ命令により
前記クロック入力禁止回路に対し前記クロックの入力の
禁止を指示する指示回路と、外部装置への通信の完了を
検出して前記クロック入力禁止回路に対して前記クロッ
クの入力の禁止を解除する解除手段とを備えることを特
徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明のデータ処理装置の一実施例を示す回路
ブロック図である。
ブロック図である。
第１図において、マイクロ命令レジスタ（以下ＲＥＧ）
４の出力がデユーダ（以下ＤＣＲ）５によってデコード
される。ＤＣＲ５の出力であるセット信号１１をクロッ
ク入力禁止フリップフロップ（以下ＦＦ）１のセット入
力に接続し、通信中表示信号１２をインバータ（以下Ｉ
ＮＶ）３に入力し、ＩＮＶ３の出力をリセット信号１３
としてＦＦＩのリセット入力に接続し、ＦＦＩの出力を
クロック入力禁止信号１４としてアンド回路（以下ＡＮ
Ｄ）２に極性反転して入力し、外部クロック人力１５を
ＡＮＤ２を介して装置内クロック１６として出力する。
４の出力がデユーダ（以下ＤＣＲ）５によってデコード
される。ＤＣＲ５の出力であるセット信号１１をクロッ
ク入力禁止フリップフロップ（以下ＦＦ）１のセット入
力に接続し、通信中表示信号１２をインバータ（以下Ｉ
ＮＶ）３に入力し、ＩＮＶ３の出力をリセット信号１３
としてＦＦＩのリセット入力に接続し、ＦＦＩの出力を
クロック入力禁止信号１４としてアンド回路（以下ＡＮ
Ｄ）２に極性反転して入力し、外部クロック人力１５を
ＡＮＤ２を介して装置内クロック１６として出力する。
外部装置への通信時間が長く、しかも固定した長さでな
いときには、外部装置への通信の完了とマイクロプログ
ラムの進行とを同期させる必要がある。本実施例では、
この同期の必要が生じると、ＲＥＧ４にセットされたマ
イクロ命令によってクロック入力禁止を指示する。この
指示はＤＣＲ５によってデコードされ、セット信号１１
がイネーブルとなる。すなわちセット信号１１によって
ＦＦ１がセットされる。ＦＦＩがセットされると、クロ
ック入力禁止信号１４がイネーブルとなるため、外部ク
ロック１５はＡＮＤ２によって禁止され、装置クロック
、１６は出力停止状態となる。装置の動作は装置クロッ
ク１６によって進められるため、上記の出力停止状態で
はデータ処理装置は停止状態となる。
いときには、外部装置への通信の完了とマイクロプログ
ラムの進行とを同期させる必要がある。本実施例では、
この同期の必要が生じると、ＲＥＧ４にセットされたマ
イクロ命令によってクロック入力禁止を指示する。この
指示はＤＣＲ５によってデコードされ、セット信号１１
がイネーブルとなる。すなわちセット信号１１によって
ＦＦ１がセットされる。ＦＦＩがセットされると、クロ
ック入力禁止信号１４がイネーブルとなるため、外部ク
ロック１５はＡＮＤ２によって禁止され、装置クロック
、１６は出力停止状態となる。装置の動作は装置クロッ
ク１６によって進められるため、上記の出力停止状態で
はデータ処理装置は停止状態となる。
次に外部装置への通信に対して応答が返ってきて通信が
完了すると、通信中表示信号１２がディセーブルとなる
０通信中表示信号１２はＩＮＶ３で反転されてリセット
信号１３となるため、通信中表示信号１２がディセーブ
ルになるとリセット信号１３がイネーブルとなり、ＦＦ
１がリセットされて装置クロック１６の出力が再開され
る。
完了すると、通信中表示信号１２がディセーブルとなる
０通信中表示信号１２はＩＮＶ３で反転されてリセット
信号１３となるため、通信中表示信号１２がディセーブ
ルになるとリセット信号１３がイネーブルとなり、ＦＦ
１がリセットされて装置クロック１６の出力が再開され
る。
以上説明したように本発明によれば、必要なときにマイ
クロ命令によってクロック入力を禁止し、外部装置への
通信の完了によってクロック入力を再開することにより
、外部装置への通信とマイクロプログラムの進行の同期
をとる機能が簡単なハードウェアで実現されるので、経
済的で信頼性の高いデータ処理装置が得られる効果があ
る。
クロ命令によってクロック入力を禁止し、外部装置への
通信の完了によってクロック入力を再開することにより
、外部装置への通信とマイクロプログラムの進行の同期
をとる機能が簡単なハードウェアで実現されるので、経
済的で信頼性の高いデータ処理装置が得られる効果があ
る。
第１図は本発明のデータ処理装置の一実施例を示す回路
ブロック図である。 １・・・クロック入力禁止フリップフロップ（ＦＦ）、
２・・・アンド回路（ＡＮＤ）、３・・・インバータ（
ＩＮＶ）４・・・マイ、クロ命令レジスタ（ＲＥＧ）、
５・・・デコーダ（ＤＣＲ） 、１１・・・セット信号
、１２・・・通信中表完信号、１３・・・リセット信号
、１４・・・クロック入力禁止信号、１５・・・外部ク
ロック、１６・・・装置クロック。
ブロック図である。 １・・・クロック入力禁止フリップフロップ（ＦＦ）、
２・・・アンド回路（ＡＮＤ）、３・・・インバータ（
ＩＮＶ）４・・・マイ、クロ命令レジスタ（ＲＥＧ）、
５・・・デコーダ（ＤＣＲ） 、１１・・・セット信号
、１２・・・通信中表完信号、１３・・・リセット信号
、１４・・・クロック入力禁止信号、１５・・・外部ク
ロック、１６・・・装置クロック。
Claims (1)
- マイクロプログラム制御式のデータ処理装置において、
外部からのクロック入力を禁止するクロック入力禁止回
路と、マイクロ命令により前記クロック入力禁止回路に
対し前記クロックの入力の禁止を指示する指示回路と、
外部装置への通信の完了を検出して前記クロック入力禁
止回路に対して前記クロックの入力の禁止を解除する解
除手段とを備えることを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1202354A JPH0365725A (ja) | 1989-08-03 | 1989-08-03 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1202354A JPH0365725A (ja) | 1989-08-03 | 1989-08-03 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0365725A true JPH0365725A (ja) | 1991-03-20 |
Family
ID=16456128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1202354A Pending JPH0365725A (ja) | 1989-08-03 | 1989-08-03 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0365725A (ja) |
-
1989
- 1989-08-03 JP JP1202354A patent/JPH0365725A/ja active Pending
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