JPH0365717B2 - - Google Patents
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- JPH0365717B2 JPH0365717B2 JP9029082A JP9029082A JPH0365717B2 JP H0365717 B2 JPH0365717 B2 JP H0365717B2 JP 9029082 A JP9029082 A JP 9029082A JP 9029082 A JP9029082 A JP 9029082A JP H0365717 B2 JPH0365717 B2 JP H0365717B2
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- JP
- Japan
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- data
- circuit
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- delay circuit
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- 230000003111 delayed effect Effects 0.000 claims description 8
- 230000005540 biological transmission Effects 0.000 claims description 3
- 230000001934 delay Effects 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 6
- 238000013139 quantization Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/50—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using predictive coding
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
Description
【発明の詳細な説明】
本発明は、安価な映像信号の差分パルス符号変
調回路に関する。
調回路に関する。
映像信号をデイジタル化して効率よく伝送する
方法として、差分パルス符号変調が利用されてい
る。この変調は、AD変換した映像信号の変化を
減算によつて求め、得られる差出力を非線形に量
子化することにより差出力のピツトを有効に圧縮
するものであり、一搬に第１図の様な回略構成を
採つている。第１図の入力端子（Ｉ）にはカラー
サブキヤリア周波数の３倍の周期でサンプリング
された映像信号レベルをAD変換して得られるデ
イジタルデータ（Ah）（尚、ｎはｎ番目のデータ
であることを示す）が入力される。この回路は、
映像信号が輝度信号とカラーサブキヤリアにて直
角位相変調された変調色信号より成ることに鑑
み、自己相関のある３サンプル毎のデイジタルデ
ータより得られる差分パルス信号を算出するもの
であり、デイジタルデータ（An）が最初に入力
される減算器１では、頂度３サンプル前の差分パ
ルスより合成された予測データ（Gn−３）との
減算が為される。この減算データ（Bn）は、非
線型量子化回路２に入力され、入力値が小さい範
囲では細かく入力値が大きくなるに従つて粗くな
る非線型の差分パルス符号（Ch）に変換され伝
送路に導出される。この差分パルス符号（Cn）
の一部は、予測データ（Gn）を合成するため、
代表値設定回路３に入力され、差分パルス符号
（Cn）より再び減算値（Bn）に近似する代表値
データ（Dn）に変換される。尚、代表値データ
（Dn）は、減算データ（Bn）を一担非線型量子
化して符号化ビツトを圧縮して成る差分パルス符
号（Cn）より再合成されるデータであるので、
減算データ（Bn）と近似するも一致する値とは
なり得ず、誤差が含まれる。代表値データ（Dn）
は、次に加算器４に入力されフイードバツクされ
る前述の先行する予測データ（Gn−３）と加算
される。この加算データ（En）は遅延回路５に
入力されて、所定時間遅延せしめられる。得られ
る遅延データ（Fn）は予測係数乗算回路６に於
て一定の係数を乗算されて予測データ（Gn）と
して導出される。この予測データ（Gn）は、前
記減算器１に入力されてデイジタルデータ
（An+3）の減算入力とされると同時に、前記加算
器４にも入力され代表値データ（Cn+3）の加算
入力とされる。尚、前記予測係数乗算回路６は、
この従来回路に於て必要不可欠なものでもなく、
後述する実施例では省略されている。
方法として、差分パルス符号変調が利用されてい
る。この変調は、AD変換した映像信号の変化を
減算によつて求め、得られる差出力を非線形に量
子化することにより差出力のピツトを有効に圧縮
するものであり、一搬に第１図の様な回略構成を
採つている。第１図の入力端子（Ｉ）にはカラー
サブキヤリア周波数の３倍の周期でサンプリング
された映像信号レベルをAD変換して得られるデ
イジタルデータ（Ah）（尚、ｎはｎ番目のデータ
であることを示す）が入力される。この回路は、
映像信号が輝度信号とカラーサブキヤリアにて直
角位相変調された変調色信号より成ることに鑑
み、自己相関のある３サンプル毎のデイジタルデ
ータより得られる差分パルス信号を算出するもの
であり、デイジタルデータ（An）が最初に入力
される減算器１では、頂度３サンプル前の差分パ
ルスより合成された予測データ（Gn−３）との
減算が為される。この減算データ（Bn）は、非
線型量子化回路２に入力され、入力値が小さい範
囲では細かく入力値が大きくなるに従つて粗くな
る非線型の差分パルス符号（Ch）に変換され伝
送路に導出される。この差分パルス符号（Cn）
の一部は、予測データ（Gn）を合成するため、
代表値設定回路３に入力され、差分パルス符号
（Cn）より再び減算値（Bn）に近似する代表値
データ（Dn）に変換される。尚、代表値データ
（Dn）は、減算データ（Bn）を一担非線型量子
化して符号化ビツトを圧縮して成る差分パルス符
号（Cn）より再合成されるデータであるので、
減算データ（Bn）と近似するも一致する値とは
なり得ず、誤差が含まれる。代表値データ（Dn）
は、次に加算器４に入力されフイードバツクされ
る前述の先行する予測データ（Gn−３）と加算
される。この加算データ（En）は遅延回路５に
入力されて、所定時間遅延せしめられる。得られ
る遅延データ（Fn）は予測係数乗算回路６に於
て一定の係数を乗算されて予測データ（Gn）と
して導出される。この予測データ（Gn）は、前
記減算器１に入力されてデイジタルデータ
（An+3）の減算入力とされると同時に、前記加算
器４にも入力され代表値データ（Cn+3）の加算
入力とされる。尚、前記予測係数乗算回路６は、
この従来回路に於て必要不可欠なものでもなく、
後述する実施例では省略されている。
よつて、この様な従来例では、予測データ
（Gn）の発生期間中に、減算、非線型量子化、代
表値設定と加算が為されねばならず、非線型量子
化回路や代表値設定回路を構成する論理回路が高
速動作可能なものでなければならない。
（Gn）の発生期間中に、減算、非線型量子化、代
表値設定と加算が為されねばならず、非線型量子
化回路や代表値設定回路を構成する論理回路が高
速動作可能なものでなければならない。
しかし、論理回路を高速動作可能な素子で構成
するとコスト高となる。
するとコスト高となる。
そこで、本発明は上述する点に鑑み回路接続を
変更し安価な回路を付加するだけでトータルコス
トを低減した映像信号の差分パルス符号変調回路
を提案せんとするものである。
変更し安価な回路を付加するだけでトータルコス
トを低減した映像信号の差分パルス符号変調回路
を提案せんとするものである。
以下、本発明を図示する一実施例に従い説明す
る。本実施例の特徴とするところは、第２図の概
略回路ブロツク図より明らかな様に、予測データ
を導出する従来の遅延回路（以下区別のため第１
遅延回路と称す）５とは別にデータ３サンプル分
の遅延量を呈する第２遅延回路７を設け、第１遅
延データＦを減算器１に入力し第２遅延データ
（Hn）を加算器（以下区別のため第１加算器と称
す）４に入力している。
る。本実施例の特徴とするところは、第２図の概
略回路ブロツク図より明らかな様に、予測データ
を導出する従来の遅延回路（以下区別のため第１
遅延回路と称す）５とは別にデータ３サンプル分
の遅延量を呈する第２遅延回路７を設け、第１遅
延データＦを減算器１に入力し第２遅延データ
（Hn）を加算器（以下区別のため第１加算器と称
す）４に入力している。
第３図は、本実施例の具体的回路ブロツク図を
示している。図より明らかな様に、減算器１はイ
ンパータ１ａと第２加算器１ｂによつて減算側入
力を変換して第３加算器１ｃで加算を為す様に構
成され、第１遅延回路５は第１クロツクパルスよ
りそれぞれ少しづつ位相の早い第２・第３クロツ
クパルスをラツチ入力とする第１・第２ラツチ回
路５ａ，５ｂにて構成され、第２遅延回路７は第
３クロツクパルス（φ3）をラツチ入力とする第
３，第４，第５ラツチ回路７ａ，７ｂ，７ｃにて
構成されている。よつて、まずアナログ値である
映像信号は10.7MHzの第１クロツクパルス（φ1）
をクロツク入力とするAD変換器８にて８ビツト
のデイジタル値に変換され、同じく第１クロツク
パルス（φ1）をラツチ入力とする第６ラツチ回
路９にて順次ラツチされ、デイジタルデータ
（An）を減算器１に入力する。減算データ（Bn）
はデイジタルデータ（An）より僅か（10nsec程
度）遅れて導出され、安価なTTLの論理回路で
構成される非線型量子化回路２に入力される。こ
の非線型量子化によつて減算データ（Bn）は４
ビツトの差分パルス符号（Cn）に変換され伝送
路に導出されるが、第４図にも図示する様に差分
パルス符号（Cn）は減算データ（Bn）に対し
40nsec程度遅れる。更に差分パルス符号（Cn）
は安価なTTLの論理回路で構成される代表値設
定回路３に入力され、再び８ビツトの代表値デー
タ（Dn）に変換される。この代表値データ
（Dn）も差分パルス符号（Cn）に対して40nsec
程度遅れる。この代表値データ（Dn）は第１加
算器４に入力され、頂度３サンプル前の第２遅延
出力（Hn−３）と加算される。第１加算出力
（En）は第２クロツクパルス（φ2）をラツチ入力
とする第１ラツチ回路５ａに入力される。得られ
る第１ラツチ出力（en）は第１加算出力（En）
より10.7MHzの１クロツク弱遅れて導出され、第
３クロツクパルス（φ3）をラツチ入力とする第
２ラツチ回路５ｂに入力される。この第２ラツチ
出力（Fn）は第１ラツチ出力（en）より更に
10.7MHzの１クロツク弱遅れて導出される、よつ
て、この第１遅延回路５は10.7MHzの２クロツク
弱の遅延量を呈する。この第１遅延データ（Fn）
は、減算器１を構成するインバータ１ａにて極性
を反転され、この反転出力（fn）が第２加算器１
ｂに入力されて１を加えられることにより遅延デ
ータ（Fn）の符号反転が為される。符号反転さ
れた第２加算出力（fn）は、頂度３サンプル分後
のデイジタルデータ（An＋３）と位相を−にし
て、第３加算器１ｃに入力され所望の減算が為さ
れる。一方第１加算出力（En）は第２遅延回路
７にも入力され、第２クロツクパルス（φ2）を
共通のラツチパルスとする第３・第４・第５ラツ
チ回路７ａ，７ｂ，７ｃに順次入力される。よつ
て、得られる第３ラツチ出力（en″）と第４ラツ
チ出力（eh″）と第２遅延データ（Hh）は頂度１
サンプル分づつの第２遅延量を延し、第２遅延デ
ータ（Hn）は３サンプル後の代表値データ（Dn
＋３）と同位相とされ第１加算器４にて加算され
る。尚、第１クロツクパルス（φ1）に対する第
２第３クロツクパルス（φ2），（φ3）の位相調整
に付いては、第２遅延データ（Hn）の位相が代
表値設定データ（Dn＋３）と同位相になる様第
２クロツクパルス（φ2）の移送量を調整し、第
２加算出力（fn′）の位相とデイジタルデータ
（An＋３）が同位相となる様第３クロツクパルス
（φ3）の移相量を調整すれば良い。
示している。図より明らかな様に、減算器１はイ
ンパータ１ａと第２加算器１ｂによつて減算側入
力を変換して第３加算器１ｃで加算を為す様に構
成され、第１遅延回路５は第１クロツクパルスよ
りそれぞれ少しづつ位相の早い第２・第３クロツ
クパルスをラツチ入力とする第１・第２ラツチ回
路５ａ，５ｂにて構成され、第２遅延回路７は第
３クロツクパルス（φ3）をラツチ入力とする第
３，第４，第５ラツチ回路７ａ，７ｂ，７ｃにて
構成されている。よつて、まずアナログ値である
映像信号は10.7MHzの第１クロツクパルス（φ1）
をクロツク入力とするAD変換器８にて８ビツト
のデイジタル値に変換され、同じく第１クロツク
パルス（φ1）をラツチ入力とする第６ラツチ回
路９にて順次ラツチされ、デイジタルデータ
（An）を減算器１に入力する。減算データ（Bn）
はデイジタルデータ（An）より僅か（10nsec程
度）遅れて導出され、安価なTTLの論理回路で
構成される非線型量子化回路２に入力される。こ
の非線型量子化によつて減算データ（Bn）は４
ビツトの差分パルス符号（Cn）に変換され伝送
路に導出されるが、第４図にも図示する様に差分
パルス符号（Cn）は減算データ（Bn）に対し
40nsec程度遅れる。更に差分パルス符号（Cn）
は安価なTTLの論理回路で構成される代表値設
定回路３に入力され、再び８ビツトの代表値デー
タ（Dn）に変換される。この代表値データ
（Dn）も差分パルス符号（Cn）に対して40nsec
程度遅れる。この代表値データ（Dn）は第１加
算器４に入力され、頂度３サンプル前の第２遅延
出力（Hn−３）と加算される。第１加算出力
（En）は第２クロツクパルス（φ2）をラツチ入力
とする第１ラツチ回路５ａに入力される。得られ
る第１ラツチ出力（en）は第１加算出力（En）
より10.7MHzの１クロツク弱遅れて導出され、第
３クロツクパルス（φ3）をラツチ入力とする第
２ラツチ回路５ｂに入力される。この第２ラツチ
出力（Fn）は第１ラツチ出力（en）より更に
10.7MHzの１クロツク弱遅れて導出される、よつ
て、この第１遅延回路５は10.7MHzの２クロツク
弱の遅延量を呈する。この第１遅延データ（Fn）
は、減算器１を構成するインバータ１ａにて極性
を反転され、この反転出力（fn）が第２加算器１
ｂに入力されて１を加えられることにより遅延デ
ータ（Fn）の符号反転が為される。符号反転さ
れた第２加算出力（fn）は、頂度３サンプル分後
のデイジタルデータ（An＋３）と位相を−にし
て、第３加算器１ｃに入力され所望の減算が為さ
れる。一方第１加算出力（En）は第２遅延回路
７にも入力され、第２クロツクパルス（φ2）を
共通のラツチパルスとする第３・第４・第５ラツ
チ回路７ａ，７ｂ，７ｃに順次入力される。よつ
て、得られる第３ラツチ出力（en″）と第４ラツ
チ出力（eh″）と第２遅延データ（Hh）は頂度１
サンプル分づつの第２遅延量を延し、第２遅延デ
ータ（Hn）は３サンプル後の代表値データ（Dn
＋３）と同位相とされ第１加算器４にて加算され
る。尚、第１クロツクパルス（φ1）に対する第
２第３クロツクパルス（φ2），（φ3）の位相調整
に付いては、第２遅延データ（Hn）の位相が代
表値設定データ（Dn＋３）と同位相になる様第
２クロツクパルス（φ2）の移送量を調整し、第
２加算出力（fn′）の位相とデイジタルデータ
（An＋３）が同位相となる様第３クロツクパルス
（φ3）の移相量を調整すれば良い。
よつて、本発明によれば、加算器と減算器に対
する遅延データを別々の遅延回路で遅延せしめる
ためそれぞれに量適の遅延データを入力すること
ができ、安価なTTLの論理回路によつて非線型
量子化回路２や代表値設定回路３を構成でき、ト
ータルコストを安価にでき、その効果は大であ
る。
する遅延データを別々の遅延回路で遅延せしめる
ためそれぞれに量適の遅延データを入力すること
ができ、安価なTTLの論理回路によつて非線型
量子化回路２や代表値設定回路３を構成でき、ト
ータルコストを安価にでき、その効果は大であ
る。
第１図は従来の差分パルス符号変調回路の回路
ブロツク図、第２図は本発明の差分パルス符号変
調回路の概略回路ブロツク図、第３図は同具体的
回路ブロツク図、第４図は第３図の波形説明図を
それぞれ示す。 主な図番の説明、１…減算器、４…加算器、５
…第１遅延回路、７…第２遅延回路。
ブロツク図、第２図は本発明の差分パルス符号変
調回路の概略回路ブロツク図、第３図は同具体的
回路ブロツク図、第４図は第３図の波形説明図を
それぞれ示す。 主な図番の説明、１…減算器、４…加算器、５
…第１遅延回路、７…第２遅延回路。
Claims (1)
- 【特許請求の範囲】 １ 映像信号をAD変換したデイジタルデータよ
り遅延データを減算器にて減じ、更に得られた減
算データのビツト数を非線型に圧縮して成る差分
パルス符号を伝送路に導出する一方、前記差分パ
ルス符号のデータビツト数を復元して成る代表値
データと前記遅延出力とを加算器にて加算して成
る加算データを所定時間遅延回路にて遅延し前記
減算器と前記加算器に供給する差分パルス符号変
調回路に於て、 前記遅延回路を、前記加算出力を遅延して減算
器に入力する第１遅延回路と、前記加算出力を遅
延して加算器に入力する第２遅延回路とによつて
構成することを特徴とする映像信号の差分パルス
符号変調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57090290A JPS58206286A (ja) | 1982-05-26 | 1982-05-26 | 映像信号の差分パルス符号変調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57090290A JPS58206286A (ja) | 1982-05-26 | 1982-05-26 | 映像信号の差分パルス符号変調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58206286A JPS58206286A (ja) | 1983-12-01 |
| JPH0365717B2 true JPH0365717B2 (ja) | 1991-10-14 |
Family
ID=13994394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57090290A Granted JPS58206286A (ja) | 1982-05-26 | 1982-05-26 | 映像信号の差分パルス符号変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58206286A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6204795B1 (en) | 1999-01-08 | 2001-03-20 | Intel Corporation | Programmable incremental A/D converter for digital camera and image processing |
-
1982
- 1982-05-26 JP JP57090290A patent/JPS58206286A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58206286A (ja) | 1983-12-01 |
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