JPS58206286A - 映像信号の差分パルス符号変調回路 - Google Patents
映像信号の差分パルス符号変調回路Info
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- JPS58206286A JPS58206286A JP57090290A JP9029082A JPS58206286A JP S58206286 A JPS58206286 A JP S58206286A JP 57090290 A JP57090290 A JP 57090290A JP 9029082 A JP9029082 A JP 9029082A JP S58206286 A JPS58206286 A JP S58206286A
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- circuit
- data
- delay circuit
- delay
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/50—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using predictive coding
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｘ発明は、安価な映像信号の差分パルス符号変調回路に
関する。
関する。
映像信号音ディジタル化して効率よく伝送する方法とし
て、差分パルス符号変調が利用さｎている。この変調は
、ＡＤ変換した映像（Ｈ号の変化χ頚算によって求め、
得らｎる差出力χ非線形【二盪子化することにより差出
力のビットχ胃効に圧縮するものであり、−搬に第１図
の様な回路構成？採っている。第１図の入力端干出には
カラーサブキャリア周波数の約Ａ倍の周期でサンプリン
グされた映像信号レベル１ＡＤ＝ｉ換して得られるディ
ジタルデータ（Ａｎ）（尚、ｎはｎ番目のデータである
ことχ示す）が人力される。この回路は。
て、差分パルス符号変調が利用さｎている。この変調は
、ＡＤ変換した映像（Ｈ号の変化χ頚算によって求め、
得らｎる差出力χ非線形【二盪子化することにより差出
力のビットχ胃効に圧縮するものであり、−搬に第１図
の様な回路構成？採っている。第１図の入力端干出には
カラーサブキャリア周波数の約Ａ倍の周期でサンプリン
グされた映像信号レベル１ＡＤ＝ｉ換して得られるディ
ジタルデータ（Ａｎ）（尚、ｎはｎ番目のデータである
ことχ示す）が人力される。この回路は。
映像信号がｆ［信号とカラーサブキャリアにて直角位相
変調された変調色信号より成ることに鑑み自己相関のあ
る３サンプル毎のディジタルデータより得られる差分パ
ルス符号？導出Ｔるものであり、ディジタルデータ（Ａ
ｎ）が最初に入力される減算器ｉｌｌでは、頂度３サン
プル前の差ガパルスより合成された予測データ（Ｇｎ−
ｓ）との減算が為される。この減算データ（Ｂｎ）は、
非線型墳子化回路（２）に入力さｎ、入力値が小さい範
囲では細かく入力値が大さくなるに従って粗くなる非課
型の差分パルス符号（Ｃｎ）に変換さｎ伝送路に導出さ
れる。この差分パルス符号（Ｃｎ）の一部は、予測デー
タ（Ｇｎ）Ｙ合成するため１代表値設定回路（３）に入
力さｎ、差分パルス符号（Ｃｎ）より再び減算値（Ｂｎ
）に近似する代表値データ（Ｄｎ）に変換さｎる。尚、
代表値データ（Ｄｎ）は、１ｔ４１ｉ、データ（Ｂｎ）
ｙ−担、Ｉｌｌ型ｍ子化して符号化ピット？圧縮して成
る差分パルス符号（ｃｎ）、ｃり再合成さｎるデータで
あるので、ｇ鼻データ（Ｂｎ）と近似するも一致下る値
とはなり得す、誤差が含王ｎる。代表値データ（Ｄｎ）
は１次（二ｍ算器（４）に入力ｉｎフィードバックされ
る前述の先行する予測データ（Ｇ ｎ−５）と加算され
る。この加算データ（Ｅｎ）は遅延回路（！５）に１
人力さｎで、所定時間遅延せしぬられる。得
られる遅延データ（Ｆｎ）は予測係数乗算回路（６１に
於て一定の係数？乗算されて予測データ（Ｇｎ）として
導出される。、この予測データ（Ｇｎ）は、前記減算器
＋１１に入力されてディジタルデータ（Ａｎ＋３）の減
算入力とさｎると同時ｆ二、ＭＴ１把７Ｊｌ算器（４１
にも入力され代表値データ（ＣＨ＋ｓ）の加算入力とさ
れる。尚、前記予測係数乗算回路（６１は、この従来回
路に於て必要不可欠なものでもなく、後述する実施例で
は省略されている。
変調された変調色信号より成ることに鑑み自己相関のあ
る３サンプル毎のディジタルデータより得られる差分パ
ルス符号？導出Ｔるものであり、ディジタルデータ（Ａ
ｎ）が最初に入力される減算器ｉｌｌでは、頂度３サン
プル前の差ガパルスより合成された予測データ（Ｇｎ−
ｓ）との減算が為される。この減算データ（Ｂｎ）は、
非線型墳子化回路（２）に入力さｎ、入力値が小さい範
囲では細かく入力値が大さくなるに従って粗くなる非課
型の差分パルス符号（Ｃｎ）に変換さｎ伝送路に導出さ
れる。この差分パルス符号（Ｃｎ）の一部は、予測デー
タ（Ｇｎ）Ｙ合成するため１代表値設定回路（３）に入
力さｎ、差分パルス符号（Ｃｎ）より再び減算値（Ｂｎ
）に近似する代表値データ（Ｄｎ）に変換さｎる。尚、
代表値データ（Ｄｎ）は、１ｔ４１ｉ、データ（Ｂｎ）
ｙ−担、Ｉｌｌ型ｍ子化して符号化ピット？圧縮して成
る差分パルス符号（ｃｎ）、ｃり再合成さｎるデータで
あるので、ｇ鼻データ（Ｂｎ）と近似するも一致下る値
とはなり得す、誤差が含王ｎる。代表値データ（Ｄｎ）
は１次（二ｍ算器（４）に入力ｉｎフィードバックされ
る前述の先行する予測データ（Ｇ ｎ−５）と加算され
る。この加算データ（Ｅｎ）は遅延回路（！５）に１
人力さｎで、所定時間遅延せしぬられる。得
られる遅延データ（Ｆｎ）は予測係数乗算回路（６１に
於て一定の係数？乗算されて予測データ（Ｇｎ）として
導出される。、この予測データ（Ｇｎ）は、前記減算器
＋１１に入力されてディジタルデータ（Ａｎ＋３）の減
算入力とさｎると同時ｆ二、ＭＴ１把７Ｊｌ算器（４１
にも入力され代表値データ（ＣＨ＋ｓ）の加算入力とさ
れる。尚、前記予測係数乗算回路（６１は、この従来回
路に於て必要不可欠なものでもなく、後述する実施例で
は省略されている。
よって、この様な従来例では、予測データ（Ｇｎ）の発
生期間中に、減算、非線型量子化、代表値設定と加算が
為されねばならす、非線型電子化回路や代表値設定口ｌ
Ｉ＠ン！Ｒ成する論理回路が高速動作可能なものでなけ
ればならない。
生期間中に、減算、非線型量子化、代表値設定と加算が
為されねばならす、非線型電子化回路や代表値設定口ｌ
Ｉ＠ン！Ｒ成する論理回路が高速動作可能なものでなけ
ればならない。
しかし、窺理回路？高速動作可能な素子で構成するとコ
スト高となる。
スト高となる。
そこで１本発明は上述する点に檻み回路接続χ変帷し安
価な回路？付１するだけでトータルコストン低減した映
像信号の泰がパルス笹号変調回路ｖＦＪ！案せんとする
ものである。
価な回路？付１するだけでトータルコストン低減した映
像信号の泰がパルス笹号変調回路ｖＦＪ！案せんとする
ものである。
以下、Ｘ発明７因示する一実施例に従い説明する１１本
冥施伊の特徴とするところは、第２図の概略回路ブロッ
ク図より明らかな様に、予測データ？導出下る従来の遅
延回路（以下区別のため第１遅延回路と祢丁月５）とは
別Ｃニデータ６サンプル分の遅延ｔｖ♀する第２遅延回
路（７）を設各丁、第１遅延データ＋Ｆ＋７減算器１【
）に入力し第２遅延データ（Ｈｎ）ｙ７加算器（以下区
別のため第１７ｊｐｉ器と称丁）（４１に人力している
。
冥施伊の特徴とするところは、第２図の概略回路ブロッ
ク図より明らかな様に、予測データ？導出下る従来の遅
延回路（以下区別のため第１遅延回路と祢丁月５）とは
別Ｃニデータ６サンプル分の遅延ｔｖ♀する第２遅延回
路（７）を設各丁、第１遅延データ＋Ｆ＋７減算器１【
）に入力し第２遅延データ（Ｈｎ）ｙ７加算器（以下区
別のため第１７ｊｐｉ器と称丁）（４１に人力している
。
第３図は１本実施例の疼俸ＦＦＪ回格ブロック図χ示し
ている。図より明らかな様に、減琳器口）はインバータ
（Ｉｆａ）と第２７ＪＩ］算器（１ｂ）ぶ二よって減算
側人力？変換して第３加算器（１Ｃ）で加算を為工種に
構成され、第１遅延回格（５）は位相ン異にする第２・
第３クロツクパルス？ラツチ人力とする第１・第２ラッ
チ回路（５ａ）（５ｂ）にて構成′Ｘｎ、第２遅延（ロ
）路（ｌ）は第３クロツクパルス（φ５）ンラツチ人力
とする第３第４第５ラツチ回路（７ａ）（７ｂ）（７（
３）にてＭ ｌｆｆ１さ：ｒｔている。よって、ｆ、ず
アｒログ値である映像信号は１０、７ Ｍ Ｈｚの第１
クロフクパルス（ｆＭ）？クロック人力とするＡＤ変換
器（８）に°Ｃ８と・１トのディジタル値に変換され、
同じく第１クロツクパルス（１’ｌ）ンラッチ人力とす
る第６ラッチ回路（９１にて順次ラッチさｎ、ディジタ
ルデータ（Ａｎ）ｉ減算器（１）に入力する。減算デー
タ（Ｂｎ）はディジタルデータ（Ａｎ）より僅か（Ｉ
Ｑｎｓｌ程度ン遅れて導出さｎ、安価なＴＴＬの論理回
路で構成される非線型量子化回路１２１に入力される。
ている。図より明らかな様に、減琳器口）はインバータ
（Ｉｆａ）と第２７ＪＩ］算器（１ｂ）ぶ二よって減算
側人力？変換して第３加算器（１Ｃ）で加算を為工種に
構成され、第１遅延回格（５）は位相ン異にする第２・
第３クロツクパルス？ラツチ人力とする第１・第２ラッ
チ回路（５ａ）（５ｂ）にて構成′Ｘｎ、第２遅延（ロ
）路（ｌ）は第３クロツクパルス（φ５）ンラツチ人力
とする第３第４第５ラツチ回路（７ａ）（７ｂ）（７（
３）にてＭ ｌｆｆ１さ：ｒｔている。よって、ｆ、ず
アｒログ値である映像信号は１０、７ Ｍ Ｈｚの第１
クロフクパルス（ｆＭ）？クロック人力とするＡＤ変換
器（８）に°Ｃ８と・１トのディジタル値に変換され、
同じく第１クロツクパルス（１’ｌ）ンラッチ人力とす
る第６ラッチ回路（９１にて順次ラッチさｎ、ディジタ
ルデータ（Ａｎ）ｉ減算器（１）に入力する。減算デー
タ（Ｂｎ）はディジタルデータ（Ａｎ）より僅か（Ｉ
Ｑｎｓｌ程度ン遅れて導出さｎ、安価なＴＴＬの論理回
路で構成される非線型量子化回路１２１に入力される。
この非線型量子化によって減算データ（Ｂｎ）は４ビツ
トの差分パルス符号（Ｃｎ）に変換さｎ伝送路に導出さ
れるが、第４図にも図示下る様に差分パルス符号（Ｃｎ
）は減算データ（ａｎ）に対し４０ｕｓｅＣ程度遅ｎる
。更に差分パルス符号（Ｃｎ）は安価なＴＴＬの論理回
路で構成さｎる代表値設定回路１．３１ｃ入力され、再
び８ビツトの代表値データ（Ｄｎ）に変換される。この
代表値データ（Ｄｎ）も差分パルス符号（Ｃｎ）に対し
て４Ｑｎｓｅｃ 程闇遅れる。この代表値データ（Ｄｎ
）は第１７ＪＩ算器（４）に人力され、頂度３サンプル
前の第２遅延出力（Ｈｎ−ｓ）とｒｎ＊２ ｎる。′弔
１１算出力（Ｅｎ））ｉ第２クロックパルスＣφ２）ン
ラツチ入力と下る第１ラッチ回路ｒ５ａ）−二人力寞れ
る。得られる第１ラツチ出力（ｅｎ）は３Ｑｎｓｅａ
遅ｎて導出され、第６クロツクパルス（φ’１）Ｔａ
−ラッチ入力と下る第２ラッチ回路（５ｂ）に人力され
、、よって、この第１遅延回路（５）は１６０ ｎｓｌ
程度の遅延咄乞呈する。この第１遅延データ（Ｆｎ）は
、ｗ４算器ｆｉｌχ構成するインバータ（１ａ）に゛Ｃ
掻ｉ’＋１：ン反転され、この反転出力（られること（
二より遅延データ（Ｆｎ）の符号反転が為さｎる。符号
反転さｎに第２扉算出力（ｆｎ）ハ、頂度３サンプル分
後のディジタルデータ（ＡＱ＋３）と位相ン一にして、
第３フル算器（１０）に人力され所望の減算が為される
。−１第１７ＸＪ鼻出力＋Ｅｎ）は第２ａ延回路（７）
にｂ人力され。
トの差分パルス符号（Ｃｎ）に変換さｎ伝送路に導出さ
れるが、第４図にも図示下る様に差分パルス符号（Ｃｎ
）は減算データ（ａｎ）に対し４０ｕｓｅＣ程度遅ｎる
。更に差分パルス符号（Ｃｎ）は安価なＴＴＬの論理回
路で構成さｎる代表値設定回路１．３１ｃ入力され、再
び８ビツトの代表値データ（Ｄｎ）に変換される。この
代表値データ（Ｄｎ）も差分パルス符号（Ｃｎ）に対し
て４Ｑｎｓｅｃ 程闇遅れる。この代表値データ（Ｄｎ
）は第１７ＪＩ算器（４）に人力され、頂度３サンプル
前の第２遅延出力（Ｈｎ−ｓ）とｒｎ＊２ ｎる。′弔
１１算出力（Ｅｎ））ｉ第２クロックパルスＣφ２）ン
ラツチ入力と下る第１ラッチ回路ｒ５ａ）−二人力寞れ
る。得られる第１ラツチ出力（ｅｎ）は３Ｑｎｓｅａ
遅ｎて導出され、第６クロツクパルス（φ’１）Ｔａ
−ラッチ入力と下る第２ラッチ回路（５ｂ）に人力され
、、よって、この第１遅延回路（５）は１６０ ｎｓｌ
程度の遅延咄乞呈する。この第１遅延データ（Ｆｎ）は
、ｗ４算器ｆｉｌχ構成するインバータ（１ａ）に゛Ｃ
掻ｉ’＋１：ン反転され、この反転出力（られること（
二より遅延データ（Ｆｎ）の符号反転が為さｎる。符号
反転さｎに第２扉算出力（ｆｎ）ハ、頂度３サンプル分
後のディジタルデータ（ＡＱ＋３）と位相ン一にして、
第３フル算器（１０）に人力され所望の減算が為される
。−１第１７ＸＪ鼻出力＋Ｅｎ）は第２ａ延回路（７）
にｂ人力され。
＄２クロックパルス（φ２）７ａ′共通のラッチパルス
と下る第３・第４・第５ラツｆ回路（７ａ）（、７ｂ）
ｔ７ｃ）にｌ１ｌｉ９ 次入力されるｃＩヨって、得ら
れる第３ランチ出力（ｅｎ′ンと第４ラツチ出力（θｎ
″）と第２遅延データ（Ｈ−ｎ、 、） １１頂度１サ
ンプル分づつの遅延噴を延し、第２遅延データ（Ｈｎ）
は３・１１−ンプル後の代表値データ（Ｄｎ＋ｓ）と同
位相とさｎ第１７１１］算器（４；にて７Ｉｒ＋罪され
る。尚、第１−クロックパルス（φ１）ｌ二可する第２
第３クロツクパルス（φ２）（φ３）の泣相調簀に付い
て°＃れ″第２遅延データ（Ｈｎ）の位相が代表値設定
データ（Ｄ ｎ ＋ ５ ）と同位相になる棟梁２クロ
ックパルス（φ２）の移送ｔＺＳ周祭口重第２７ＪＯ算
出力（／’ ｎ ）の位相とディジタルデータ（ＡＨ十
５）が同位相となる様第３クロックパルス（φ３）の移
相瞳を調整子ｎは良い。
と下る第３・第４・第５ラツｆ回路（７ａ）（、７ｂ）
ｔ７ｃ）にｌ１ｌｉ９ 次入力されるｃＩヨって、得ら
れる第３ランチ出力（ｅｎ′ンと第４ラツチ出力（θｎ
″）と第２遅延データ（Ｈ−ｎ、 、） １１頂度１サ
ンプル分づつの遅延噴を延し、第２遅延データ（Ｈｎ）
は３・１１−ンプル後の代表値データ（Ｄｎ＋ｓ）と同
位相とさｎ第１７１１］算器（４；にて７Ｉｒ＋罪され
る。尚、第１−クロックパルス（φ１）ｌ二可する第２
第３クロツクパルス（φ２）（φ３）の泣相調簀に付い
て°＃れ″第２遅延データ（Ｈｎ）の位相が代表値設定
データ（Ｄ ｎ ＋ ５ ）と同位相になる棟梁２クロ
ックパルス（φ２）の移送ｔＺＳ周祭口重第２７ＪＯ算
出力（／’ ｎ ）の位相とディジタルデータ（ＡＨ十
５）が同位相となる様第３クロックパルス（φ３）の移
相瞳を調整子ｎは良い。
よつＣ１本発明に一：ｎば、加算器と減算器に対する遅
延データン別々の遅延同格で遅延せ（２めるたぬそ１そ
ｒ・に世適の遅延データ乞人力することかでさ、安価な
１ＴＬの論理回路によって非線型量子化回路＋２Ｌ’Ｐ
代表値設定回格（３１を構成でさ、トータルコスト？安
価にでさ、その効果は大である
延データン別々の遅延同格で遅延せ（２めるたぬそ１そ
ｒ・に世適の遅延データ乞人力することかでさ、安価な
１ＴＬの論理回路によって非線型量子化回路＋２Ｌ’Ｐ
代表値設定回格（３１を構成でさ、トータルコスト？安
価にでさ、その効果は大である
第１図は従来の差ガパルス笹号変調回路の回路ブロック
図、第２図は本発明の差分パルス符号変調回路の１！！
略回路ブロック図、＠３図は同具体的回路ブロック図、
第４図は第３図の波形説明図をそ１ｔぞｎ示す。 −Ｅな図番の説明 （１１・・・減算器 （４）・・・加算器 （５）
・・・第１遅延回格 １′１）・・・第２遅延回路 出・細大 三洋゛１株式会社 ＼、、１代堆人 弁
理士 Ｗ 野 爵 夫 ２手 続 補 正
書 （自発〕昭和ｒ戸１７月７１ 日 特許庁長官殿 １、事件の表示 昭和５７年特許願第９０２９０号 ２、発明の名称 映像信号の差分パルス符号変調回路 ろ、補正をする者 特許出願 圧 所 守口臣京阪本通２丁目１８番地名称、１８８・
三洋電機株式会辻 三洋電機株式会社内 一 連絡先゛電話・東京 ８３５−１ｉｌｌ特許セツター駐
在鎌田５、補正の対象 明細書の「発明の詳細な説明」の瀾 ６、補正の内容 （１） 明細１第２頁第９行目記載の１約３倍」を「
６＠」と補正する。 （２） 明細書第５頁第１１行目〜第１２行目記載の
「位相を異にする」を「弔１９０・ツクパルスよりそれ
ぞれ少しづつ位相の早い」と補正する。 （３）明細書第７頁第１行目〜第２行目記載の［８０ｎ
ｓｅｃＪを「第１加算出力（３ｎ」より１０．７Ｍｆ（
ｚの１クワ・リフ弱」と補正する・（４）明細書第７頁
第１行目〜第５行目記載の「よって、・・・呈する。」
ヲコこの第２ラツチ出力（Ｆｎ）は第１う・ソチ出力（
ｅｎ）より更に１０．７ＭＨｚの１クロック弱遅れて導
出される、よって。 この第１遅延回路（５）は１０．７ＭＨｚの２りつ・ツ
ク弱の遅延量を呈する。」と補正する、 以 上
図、第２図は本発明の差分パルス符号変調回路の１！！
略回路ブロック図、＠３図は同具体的回路ブロック図、
第４図は第３図の波形説明図をそ１ｔぞｎ示す。 −Ｅな図番の説明 （１１・・・減算器 （４）・・・加算器 （５）
・・・第１遅延回格 １′１）・・・第２遅延回路 出・細大 三洋゛１株式会社 ＼、、１代堆人 弁
理士 Ｗ 野 爵 夫 ２手 続 補 正
書 （自発〕昭和ｒ戸１７月７１ 日 特許庁長官殿 １、事件の表示 昭和５７年特許願第９０２９０号 ２、発明の名称 映像信号の差分パルス符号変調回路 ろ、補正をする者 特許出願 圧 所 守口臣京阪本通２丁目１８番地名称、１８８・
三洋電機株式会辻 三洋電機株式会社内 一 連絡先゛電話・東京 ８３５−１ｉｌｌ特許セツター駐
在鎌田５、補正の対象 明細書の「発明の詳細な説明」の瀾 ６、補正の内容 （１） 明細１第２頁第９行目記載の１約３倍」を「
６＠」と補正する。 （２） 明細書第５頁第１１行目〜第１２行目記載の
「位相を異にする」を「弔１９０・ツクパルスよりそれ
ぞれ少しづつ位相の早い」と補正する。 （３）明細書第７頁第１行目〜第２行目記載の［８０ｎ
ｓｅｃＪを「第１加算出力（３ｎ」より１０．７Ｍｆ（
ｚの１クワ・リフ弱」と補正する・（４）明細書第７頁
第１行目〜第５行目記載の「よって、・・・呈する。」
ヲコこの第２ラツチ出力（Ｆｎ）は第１う・ソチ出力（
ｅｎ）より更に１０．７ＭＨｚの１クロック弱遅れて導
出される、よって。 この第１遅延回路（５）は１０．７ＭＨｚの２りつ・ツ
ク弱の遅延量を呈する。」と補正する、 以 上
Claims (1)
- 【特許請求の範囲】 ｉｌ＋ 映像信号ンＡＤ変換したディジタルデータよ
り遅延データ乞減算器にて嘱し、更に得らｆ′した織算
データのビット数を非線型に圧縮して成る差分パルス符
号？伝送路に導出下る一万、前記差分パルス符号のデー
タビット数７復元して成る代表値データと前記遅延出力
とを加算器にて加算して成る加算データ？所定時間遅延
回路にて遅延し前記減算器と削紀７Ｘｌ算器に恢袷する
差ガパルス笹号変調回路Ｉ：於て。 明記遅延同格を、剪紀加算出カン遅延して減算器６二人
刀Ｔる第１遅延回路と、前記加算出力￥遅延〔、て加算
器：：人力する第２遅延回路と【；よって構成すること
ン特倦と下る映像信号の思５ｆパルス符号変調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57090290A JPS58206286A (ja) | 1982-05-26 | 1982-05-26 | 映像信号の差分パルス符号変調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57090290A JPS58206286A (ja) | 1982-05-26 | 1982-05-26 | 映像信号の差分パルス符号変調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58206286A true JPS58206286A (ja) | 1983-12-01 |
| JPH0365717B2 JPH0365717B2 (ja) | 1991-10-14 |
Family
ID=13994394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57090290A Granted JPS58206286A (ja) | 1982-05-26 | 1982-05-26 | 映像信号の差分パルス符号変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58206286A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000041393A1 (en) * | 1999-01-08 | 2000-07-13 | Intel Corporation | Programmable incremental a/d converter for digital camera and image processing |
-
1982
- 1982-05-26 JP JP57090290A patent/JPS58206286A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000041393A1 (en) * | 1999-01-08 | 2000-07-13 | Intel Corporation | Programmable incremental a/d converter for digital camera and image processing |
| US6204795B1 (en) | 1999-01-08 | 2001-03-20 | Intel Corporation | Programmable incremental A/D converter for digital camera and image processing |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0365717B2 (ja) | 1991-10-14 |
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