JPS5871768A - 画素信号の符号化および復号化装置 - Google Patents
画素信号の符号化および復号化装置Info
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- JPS5871768A JPS5871768A JP57169946A JP16994682A JPS5871768A JP S5871768 A JPS5871768 A JP S5871768A JP 57169946 A JP57169946 A JP 57169946A JP 16994682 A JP16994682 A JP 16994682A JP S5871768 A JPS5871768 A JP S5871768A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は画素信号の符号化および復号化装置に関するも
のである。この画素信号の符号化においては画像の画素
をライン走査して得られた画素信号を変換装置において
係数値に変換し、これら係数値を量子化し、斯る後に記
憶媒体に記憶或は関連する受信機に伝送する６画素信号
の再生においては量子化された係数を逆変換装置に供給
する。
のである。この画素信号の符号化においては画像の画素
をライン走査して得られた画素信号を変換装置において
係数値に変換し、これら係数値を量子化し、斯る後に記
憶媒体に記憶或は関連する受信機に伝送する６画素信号
の再生においては量子化された係数を逆変換装置に供給
する。
この逆変換装置は、変換装置と同様に、複数個の順次の
変換器Ｔ（１）を具え（ここで、ｊ、＝：ｌ、ｇ。
変換器Ｔ（１）を具え（ここで、ｊ、＝：ｌ、ｇ。
ｓ ｗ −−−Ｎ ） 、各変換器Ｔ（１）はｉ個の入
力端子と３！１個の出力端子を有し、そのｉ個の入力端
子はその前の変換器Ｔ（１−１）のｉ個の出力端子に接
続して成る。各変換器Ｔ （ｉ）はその前の変換器Ｔ（
ｉ−１）の関連する出力端子に接続された入力端子を有
する１個の補助変換器から成り、この補助変換器はその
入力端子に直接接続された入力端子と遅延装置を経て接
続された内力端子の２個の入力端子と、変換器Ｔ （ｉ
）の２１個の出力端子のうちの２個に相当する２個の出
力端子を有する演算装置も具えている。
力端子と３！１個の出力端子を有し、そのｉ個の入力端
子はその前の変換器Ｔ（１−１）のｉ個の出力端子に接
続して成る。各変換器Ｔ （ｉ）はその前の変換器Ｔ（
ｉ−１）の関連する出力端子に接続された入力端子を有
する１個の補助変換器から成り、この補助変換器はその
入力端子に直接接続された入力端子と遅延装置を経て接
続された内力端子の２個の入力端子と、変換器Ｔ （ｉ
）の２１個の出力端子のうちの２個に相当する２個の出
力端子を有する演算装置も具えている。
画像の記憶または伝送においては、情報単位の数をでき
るだけ少なくシ、シかも走査した画像をできるだけ正確
に表示するのが有利である。情報単位数の低減は、画像
に冗長度があり、また無関係性が著しく抑圧される場合
に可能である。例えば、定期刊行物” ＩＥＥＥ Ｔｒ
ａｎｓａｃｔｉｏｎ Ｏ１２Ｏｏｍｐｕｔｅｒｓ”ＶＯ
ｌ、 ＯＯｍ−１９，Ａｌｌ １９ ？ １年２月、第
５０〜ａｌｌ、または” Ｄｉｇｉｔａｌ Ｉｍａｇｅ
ｐｒｏｏｅｓｓｉｎｇ”Ｊｏｈｎ Ｗｉｌｅｙ ＆
５ｏｎｓ、 １９７ ’８年、第ｇ ８ ｇ −２７９
１得られた係数を量子化する方法が開示されている。
るだけ少なくシ、シかも走査した画像をできるだけ正確
に表示するのが有利である。情報単位数の低減は、画像
に冗長度があり、また無関係性が著しく抑圧される場合
に可能である。例えば、定期刊行物” ＩＥＥＥ Ｔｒ
ａｎｓａｃｔｉｏｎ Ｏ１２Ｏｏｍｐｕｔｅｒｓ”ＶＯ
ｌ、 ＯＯｍ−１９，Ａｌｌ １９ ？ １年２月、第
５０〜ａｌｌ、または” Ｄｉｇｉｔａｌ Ｉｍａｇｅ
ｐｒｏｏｅｓｓｉｎｇ”Ｊｏｈｎ Ｗｉｌｅｙ ＆
５ｏｎｓ、 １９７ ’８年、第ｇ ８ ｇ −２７９
１得られた係数を量子化する方法が開示されている。
量子化には非直線特性が通′常使用されている。
各演算装置においては演算処理が行なわれ、この演算装
置はこの演算装置（および従って補助変換器ンの入力値
の値範囲より広い範囲内にある出力値を発生する。この
ことは２個の画素信号ムおよびＢのウオルシュ−アダマ
ール変換に関して説゛明することができる。これら２個
の画素信号の変換の結果、 Ｆ （１ン ＝Ａ＋Ｂ Ｆ（ｇ）＝Ａ−Ｂ の２つの係数が発生、する。ここで、２個の画素信号ム
およびＢが最大値を有、している場合、係９ Ｆ（１）
は２倍の値になり、即ち値範囲の２倍化が生ずることに
なる。このことはＡおよびＢの極性に応じて係数Ｆ（２
）にも起る。変換装置はＩＩ数個の変換器の縦続配置に
より形成されるので、各変換器において値範囲の２増化
が生じ、変換された信号の値範囲はもとの画素信号の値
範囲より著しく広くなる０ 本発明の目的は演算装置により発生される出力値の値範
囲の増大を不要にすると共に有利な量子化を可能にした
上述した種類の画素信号の符号化および復号化装置に関
するものである＾本発明は、この目的のために、前記変
換装置の各補助変換器には少くとも１つの追加の論理回
路を設け、該論理回路に当該演算装置の２個の出力値の
第１出力値の桁上げピッ（と第２出力値の符号ビットを
供給して補助ビットを発生させ、会−命→−Ｎこの補助
ビットを前記第１出力値の最上位ビットとして前記桁上
げピッ）の代りに入れると共にこのｔＪｘ出力値の最下
位ビットと前記第２出力値の符号ビットは抑圧し、且つ
前記逆変換装置の各補助変換器には前記第２出力値にこ
の第２出力値の最上位ビットより上位のビット位置に追
加”を有するビットを加えて変更し、この変更された第
２出力値の最下位ビットを抑圧し、変更された第２出力
値と一緒にこの抑圧した最下位ビットを加算装置に桁上
げビットとして供給する変更回路を設けたことを特徴と
する。
置はこの演算装置（および従って補助変換器ンの入力値
の値範囲より広い範囲内にある出力値を発生する。この
ことは２個の画素信号ムおよびＢのウオルシュ−アダマ
ール変換に関して説゛明することができる。これら２個
の画素信号の変換の結果、 Ｆ （１ン ＝Ａ＋Ｂ Ｆ（ｇ）＝Ａ−Ｂ の２つの係数が発生、する。ここで、２個の画素信号ム
およびＢが最大値を有、している場合、係９ Ｆ（１）
は２倍の値になり、即ち値範囲の２倍化が生ずることに
なる。このことはＡおよびＢの極性に応じて係数Ｆ（２
）にも起る。変換装置はＩＩ数個の変換器の縦続配置に
より形成されるので、各変換器において値範囲の２増化
が生じ、変換された信号の値範囲はもとの画素信号の値
範囲より著しく広くなる０ 本発明の目的は演算装置により発生される出力値の値範
囲の増大を不要にすると共に有利な量子化を可能にした
上述した種類の画素信号の符号化および復号化装置に関
するものである＾本発明は、この目的のために、前記変
換装置の各補助変換器には少くとも１つの追加の論理回
路を設け、該論理回路に当該演算装置の２個の出力値の
第１出力値の桁上げピッ（と第２出力値の符号ビットを
供給して補助ビットを発生させ、会−命→−Ｎこの補助
ビットを前記第１出力値の最上位ビットとして前記桁上
げピッ）の代りに入れると共にこのｔＪｘ出力値の最下
位ビットと前記第２出力値の符号ビットは抑圧し、且つ
前記逆変換装置の各補助変換器には前記第２出力値にこ
の第２出力値の最上位ビットより上位のビット位置に追
加”を有するビットを加えて変更し、この変更された第
２出力値の最下位ビットを抑圧し、変更された第２出力
値と一緒にこの抑圧した最下位ビットを加算装置に桁上
げビットとして供給する変更回路を設けたことを特徴と
する。
本発明は、布形成および差形成の結果は常にともに偶数
か奇数になるため、２個の出力値の一方の最下位ビット
を省略しても情報は失なわれないという事実を利用する
ものである。
か奇数になるため、２個の出力値の一方の最下位ビット
を省略しても情報は失なわれないという事実を利用する
ものである。
以下、図面につき本発明の詳細な説明する。
第１図に示す画像信号を変換および逆変換する装置にお
いて、導線ｌを経て供給される画素信号は所望の変換ア
ルゴリズムに基づく変換装置２において制御装置６の制
御の下で変換される。Ｊｌち、これら画素信号は係数に
変換され、導線δを経て量子化装置４に供給される。こ
“脚装置６により制御され、量子化された係数は
保給する代りに記憶装置に供給してもよい。
いて、導線ｌを経て供給される画素信号は所望の変換ア
ルゴリズムに基づく変換装置２において制御装置６の制
御の下で変換される。Ｊｌち、これら画素信号は係数に
変換され、導線δを経て量子化装置４に供給される。こ
“脚装置６により制御され、量子化された係数は
保給する代りに記憶装置に供給してもよい。
伝送されてきた係数はデコーダ１４（供給され、ここで
復号される。復号された係数は導ｉｌｌδを経て逆変換
装置１２に供給され、入力端子１に供給されたもとの画
素信号を出方端子１５に発生するＯ デコーダ１４および逆変換装置１２の制御は制御装置１
６により行なわれる。
復号される。復号された係数は導ｉｌｌδを経て逆変換
装置１２に供給され、入力端子１に供給されたもとの画
素信号を出方端子１５に発生するＯ デコーダ１４および逆変換装置１２の制御は制御装置１
６により行なわれる。
変換装置２、量子化装置４、デコーダ１４および逆変換
装ｆｌｉｇの一般的な構成は既知である〇以後の説明の
ために、初めに数学的背景を特にウオルシュ−アダマー
ル変換に基づいて説明する。・２つ（７）画素Ａおよび
Ｂの２点変換は次の基本ステップで行なわれる。
装ｆｌｉｇの一般的な構成は既知である〇以後の説明の
ために、初めに数学的背景を特にウオルシュ−アダマー
ル変換に基づいて説明する。・２つ（７）画素Ａおよび
Ｂの２点変換は次の基本ステップで行なわれる。
ここで
これがため、得られる係数は次式で定義される。
Ｆ（す＝ム十Ｂ
Ｆ （１ン ＝ ム −Ｂ
これらの係数は慣例の演算装置により、容易に決定する
ことができる。
ことができる。
ｇｎ （ｎ＝ｚＮ、 Ｎ＝１ 、２ ＊ −−−）個の
画素から成る完全な画像またはサブ画像に対するウオル
シュ−アダマール変換は１．上述の基本ステップから次
のようにして段階的に得ることができる。
画素から成る完全な画像またはサブ画像に対するウオル
シュ−アダマール変換は１．上述の基本ステップから次
のようにして段階的に得ることができる。
即ち、種々の基本変換ステップから形成される２個の係
数を更に斯る基本変換ステップに従って、前記画像の全
画素が処理されるまで処理する。従って、変換はｖＩ数
個のステップで行なわれる。
数を更に斯る基本変換ステップに従って、前記画像の全
画素が処理されるまで処理する。従って、変換はｖＩ数
個のステップで行なわれる。
斯るウオルシュ−アダマール変換を行なう装置を第２図
に示す。入力端子２１に供給される画素信号は１つ置き
に中間ス（ア２４に一時的にストアされるため、２個の
順次の信号値が演算装置２２の入力端子に現われる。ウ
オルシュ−アダマール変換を用いるときは、演算装置２
２はこれら２個の信号値の和と差を形成し、その結果を
出力端子２８および２５に出力する。これら出力値は式
（８）の係数Ｆ（０）およびＦ（１）に相当する。
に示す。入力端子２１に供給される画素信号は１つ置き
に中間ス（ア２４に一時的にストアされるため、２個の
順次の信号値が演算装置２２の入力端子に現われる。ウ
オルシュ−アダマール変換を用いるときは、演算装置２
２はこれら２個の信号値の和と差を形成し、その結果を
出力端子２８および２５に出力する。これら出力値は式
（８）の係数Ｆ（０）およびＦ（１）に相当する。
出力端子２δの出力値の最初の値は中間ストアに一時的
にストアされた後に演算装置２６（７）一方の入力端子
に供給されると共に、２番目の出力値が出力端子２８か
らこの演算装置２６の他方の入力端子に直接供給される
。出力端子ｇ５の出方値も同様に処理され、その最初の
値がストア８２℃一時的にストアされ、次いで２番目の
値と共に演算装置８０に並列に供給される。演算装置２
６および８０は演算装置２２と全く同一の構造を有し、
次の演算装置８４．８８．４２および４６に出力する。
にストアされた後に演算装置２６（７）一方の入力端子
に供給されると共に、２番目の出力値が出力端子２８か
らこの演算装置２６の他方の入力端子に直接供給される
。出力端子ｇ５の出方値も同様に処理され、その最初の
値がストア８２℃一時的にストアされ、次いで２番目の
値と共に演算装置８０に並列に供給される。演算装置２
６および８０は演算装置２２と全く同一の構造を有し、
次の演算装置８４．８８．４２および４６に出力する。
２×２個の画素から成るサブ画像の係数に対応する出力
値が演算装置２６および８０の出力端子に発生する。更
に、これらの出力値は演算装置８４、δ８，４３！およ
び４６に中間ストア８６゜４．０．４４または４８を経
て供給されると共に直接供給される。これらの演算装置
はそれらの出力端子に４×２個の画素から成るサブ画像
の係数Ｆ’ （ｏ） ｔＦ’（１） 、 −−−を発生
する。
値が演算装置２６および８０の出力端子に発生する。更
に、これらの出力値は演算装置８４、δ８，４３！およ
び４６に中間ストア８６゜４．０．４４または４８を経
て供給されると共に直接供給される。これらの演算装置
はそれらの出力端子に４×２個の画素から成るサブ画像
の係数Ｆ’ （ｏ） ｔＦ’（１） 、 −−−を発生
する。
この回路は任意に伸、長しても′つと大きなサブ画像を
変換するようにすることができる。
変換するようにすることができる。
演算装置において、即ち各段の演算処理において２倍に
なるのを阻止するために、本発明では第８図につき以下
に説明するように出力値の一部を異なる部分に移すマツ
ピングを行なう。第８図において、傾斜座標ＡおよびＢ
は演算装置の入力値の取り得る値を示す。これら値から
形成されるウオルシュ−アダマール係＃Ｆ（０）および
Ｆ（１）は座標で示しである。これから明らかなように
、係数Ｆ（０）およびＦ（１）の各々は供給される信号
ＡおよびＢの値範囲がＧに等しい場合には２Ｇの値範囲
を有することになる。この値範囲は、和形成においては
桁上げピッ）が、差形成においては符号・ビットが発生
し得るために大きくなる。他方、第８図は、実際に発生
する係数Ｆ（０）とＦ（１）の値の組合せ（×印で示す
）がこれら係数の値範囲の全ての値の組合せを包含しな
いことも示している。
なるのを阻止するために、本発明では第８図につき以下
に説明するように出力値の一部を異なる部分に移すマツ
ピングを行なう。第８図において、傾斜座標ＡおよびＢ
は演算装置の入力値の取り得る値を示す。これら値から
形成されるウオルシュ−アダマール係＃Ｆ（０）および
Ｆ（１）は座標で示しである。これから明らかなように
、係数Ｆ（０）およびＦ（１）の各々は供給される信号
ＡおよびＢの値範囲がＧに等しい場合には２Ｇの値範囲
を有することになる。この値範囲は、和形成においては
桁上げピッ）が、差形成においては符号・ビットが発生
し得るために大きくなる。他方、第８図は、実際に発生
する係数Ｆ（０）とＦ（１）の値の組合せ（×印で示す
）がこれら係数の値範囲の全ての値の組合せを包含しな
いことも示している。
このことは係数Ｆ（０）およびＦ （１）は変換自体に
より発生される冗長度を有することを意味する。
より発生される冗長度を有することを意味する。
この冗長度は次のように決定することができる。
式（８）から、係数Ｆ（０）およびＦ（１）はともに偶
数か奇数である。これらの値を２進表示する場合、最下
位ビットは互に等しくなるため、この点については一つ
の係数のみを考慮すればよいことになる。
数か奇数である。これらの値を２進表示する場合、最下
位ビットは互に等しくなるため、この点については一つ
の係数のみを考慮すればよいことになる。
更に第８客は、係数−Ｆ（０）とＦ （１）の値の組合
せ（×印で示す）は次の形の不確定性原理により定まる
ことを示す。
せ（×印で示す）は次の形の不確定性原理により定まる
ことを示す。
（Ｆ（０） −Ｇ ） ＋ （Ｆ（１ン ）＜
Ｇ （５）この関係は、実際に発生する
係数Ｆ （０）とＦ（１）の値の組合せ（×印で示す）
は傾斜した正方形で囲まれた区域内に発生し、全ての値
の組合せを含む破線の外側正方形のコーナ部を占めない
ため、全ての値の組合せを含む区域は実際に発生する係
数Ｆ（０）とＦ（１）の値の組合せの区域の２倍の区域
を有することを示す。
Ｇ （５）この関係は、実際に発生する
係数Ｆ （０）とＦ（１）の値の組合せ（×印で示す）
は傾斜した正方形で囲まれた区域内に発生し、全ての値
の組合せを含む破線の外側正方形のコーナ部を占めない
ため、全ての値の組合せを含む区域は実際に発生する係
数Ｆ（０）とＦ（１）の値の組合せの区域の２倍の区域
を有することを示す。
２つの係数の値の組合せの制約（ともに偶数か奇数であ
ること）を利用してその値範囲が供給される入力値Ａお
よびＢの値範囲と比べて大きくならない係数を形成する
ことはできない０このため、最初に形成される係数の少
くとも一部分を第８図に示す範題の他の区域にマツプす
る。いくつかの□マツピングが可能である。これらのマ
ツピングは、第８図に示す範囲を和係数Ｆ（０）の桁上
げビットおよび差係数Ｆ（１）の符号ビットにより決ま
る４つの区域１，１．１お上び■に分割して行なう０こ
れは、差係数Ｆ （１）の若人−Ｂの表示を２の補数で
行ない、 Ｆ （１ン ＝ Ａ −Ｂ ＋ Ｇ
（６）とする仮定に基づくも
のである。ここで、Ｇは変数ムおよびＢの値の数を表わ
す。
ること）を利用してその値範囲が供給される入力値Ａお
よびＢの値範囲と比べて大きくならない係数を形成する
ことはできない０このため、最初に形成される係数の少
くとも一部分を第８図に示す範題の他の区域にマツプす
る。いくつかの□マツピングが可能である。これらのマ
ツピングは、第８図に示す範囲を和係数Ｆ（０）の桁上
げビットおよび差係数Ｆ（１）の符号ビットにより決ま
る４つの区域１，１．１お上び■に分割して行なう０こ
れは、差係数Ｆ （１）の若人−Ｂの表示を２の補数で
行ない、 Ｆ （１ン ＝ Ａ −Ｂ ＋ Ｇ
（６）とする仮定に基づくも
のである。ここで、Ｇは変数ムおよびＢの値の数を表わ
す。
この結果、正の差は最上位ビットの位置に値１１″を有
するビットで表わされ（このビットを符号ビットｖｚと
称す）、負の差は最上位ビットの位置に値″′θ″を有
するビットを含むものとなる。
するビットで表わされ（このビットを符号ビットｖｚと
称す）、負の差は最上位ビットの位置に値″′θ″を有
するビットを含むものとなる。
和係数Ｆ（０）においては最上位ビットは桁上げピッ）
Ｕｔｔ表わす。係数Ｆ（０）およびＦ（１）の桁上げビ
ットＵと符号ビットｖｚを組み合せることによって種々
のマツピングを実現でき、これにより２つの係数を表示
すべき値範囲を半分にすることができる。これに加えて
、２つの係数がともに奇数か偶数であるという特性を利
用すれば、供給された信号ＡおよびＢの値範囲に等しい
値範囲を有する変更された係数−を得ることができる。
Ｕｔｔ表わす。係数Ｆ（０）およびＦ（１）の桁上げビ
ットＵと符号ビットｖｚを組み合せることによって種々
のマツピングを実現でき、これにより２つの係数を表示
すべき値範囲を半分にすることができる。これに加えて
、２つの係数がともに奇数か偶数であるという特性を利
用すれば、供給された信号ＡおよびＢの値範囲に等しい
値範囲を有する変更された係数−を得ることができる。
斯るマツピングによれば情報の損失は生じないので、逆
変換により画素を精密に再現することができる。
変換により画素を精密に再現することができる。
第８図は、区域工を区域■の右上の区域（工′）に移し
、区域Ｉを区域■の右下の区域（Ｉりに移すマツピング
方法を示す。このようにすると、得られる変更された係
数Ｆ”（０）およびＦ”（１）は次の表■に従って形成
される（差値は２１の傭数で示される。） 表 ｌ これはＧ＝１１４＝１６の仮定に基づくものである０区
域のシフトは桁上げビットＵおよび符号ビットｖｚが供
給される排他ＮＯＲゲートにより達成することができる
。
、区域Ｉを区域■の右下の区域（Ｉりに移すマツピング
方法を示す。このようにすると、得られる変更された係
数Ｆ”（０）およびＦ”（１）は次の表■に従って形成
される（差値は２１の傭数で示される。） 表 ｌ これはＧ＝１１４＝１６の仮定に基づくものである０区
域のシフトは桁上げビットＵおよび符号ビットｖｚが供
給される排他ＮＯＲゲートにより達成することができる
。
斯る係数のマツピングを実現する回路を第４ａ図に示し
、この回路は第２図の各演算装置に使用することができ
る。第４ａ図において、２つの信号ムおよびＢは２進４
ビツトワードの形態で発生し、これを信号路中の４ます
のブロックで示す。
、この回路は第２図の各演算装置に使用することができ
る。第４ａ図において、２つの信号ムおよびＢは２進４
ビツトワードの形態で発生し、これを信号路中の４ます
のブロックで示す。
これら２つの信号は加算器６０および減算器６２に供給
され、減算器６２には２の補数で対応する差を得るため
に値″′１”を有する桁上げビットが連続的に供給され
る。加算器６０および減算器６２の出力値は係数Ｆ （
０）およびｌｉ’（１）を表わし、これら係数は６ビツ
トの２進ワードで表わされる。
され、減算器６２には２の補数で対応する差を得るため
に値″′１”を有する桁上げビットが連続的に供給され
る。加算器６０および減算器６２の出力値は係数Ｆ （
０）およびｌｉ’（１）を表わし、これら係数は６ビツ
トの２進ワードで表わされる。
係＆Ｆ（０）においては最上位ビットの位置のピッ）Ｕ
が桁上げピッ〉を表わし、係数ＩＰ （１）においては
最上位ビットの位置のピッ） ＶＺが符号ビットを表わ
す。
が桁上げピッ〉を表わし、係数ＩＰ （１）においては
最上位ビットの位置のピッ） ＶＺが符号ビットを表わ
す。
これら２個のビットは排他ＮＯＲゲート６４の入力端子
に供給され、このゲートの出力信号を係数Ｆ （０）の
桁上げピッ）Ｕの代りにする０更に、この係数の最下位
ビット（×印で示す）を省略する。
に供給され、このゲートの出力信号を係数Ｆ （０）の
桁上げピッ）Ｕの代りにする０更に、この係数の最下位
ビット（×印で示す）を省略する。
これは他方の係数Ｆ（１）の対応するビットが同一の値
を有するためである。この結果、変更された係数Ｆ”
（０）は４ビツトの長ざになり、供給された信号Ａおよ
びＢと同数の情報単位を含むものとなる。係数Ｆ （１
）の符号ビットは、変更された係数Ｆ”（０）の最上位
ビットに間接的に表示されるため、以後は不要であるか
ら、 Ｆ （１）の下位番ビットで変更された係数Ｆ”
（１）を表わす。この結果、この係数も供給された信号
ムおよびＢと同様の情報単位を有するものとなる。以上
の結果を総合すると、供給された信号ムおよびＢと同数
の情報ビットを含む表１による係数戸（心ンおよびＦ”
（１ンが得られる。従って、第２図の演算装置２２ｍ２
６ｐ８０等を第４ａ図に示す回路で実現すれば、大きな
サブ画像の変換のための演算装置の長い縦続接続の場合
でも係数のワード長は増大しない。
を有するためである。この結果、変更された係数Ｆ”
（０）は４ビツトの長ざになり、供給された信号Ａおよ
びＢと同数の情報単位を含むものとなる。係数Ｆ （１
）の符号ビットは、変更された係数Ｆ”（０）の最上位
ビットに間接的に表示されるため、以後は不要であるか
ら、 Ｆ （１）の下位番ビットで変更された係数Ｆ”
（１）を表わす。この結果、この係数も供給された信号
ムおよびＢと同様の情報単位を有するものとなる。以上
の結果を総合すると、供給された信号ムおよびＢと同数
の情報ビットを含む表１による係数戸（心ンおよびＦ”
（１ンが得られる。従って、第２図の演算装置２２ｍ２
６ｐ８０等を第４ａ図に示す回路で実現すれば、大きな
サブ画像の変換のための演算装置の長い縦続接続の場合
でも係数のワード長は増大しない。
第１図の逆変換装置１２は変換装置２と略々間・−の構
成を有し、ウオルシュ−アダマール変換を・使用すると
きは両装置は同一になる。即ち、２個の係数を段階的に
処理してもとの画像データを再生する。しかし、第４ａ
図に示す回路で発生された変更された係数を使用すると
きは、逆変換も弯更する必要がある。初めに変更された
係数の逆変換の数学的背景について説明する。ウオルシ
ュ−アダマール変換を使用するときは、逆変換において
も２個の係数の和および差を形成する。変更された係数
を考慮に入れると、このとき得られる逆変換値Ａおよび
Ｂは逆変換された画素信号を直接表わざず、得られる値
は表■に示すものとなる。
成を有し、ウオルシュ−アダマール変換を・使用すると
きは両装置は同一になる。即ち、２個の係数を段階的に
処理してもとの画像データを再生する。しかし、第４ａ
図に示す回路で発生された変更された係数を使用すると
きは、逆変換も弯更する必要がある。初めに変更された
係数の逆変換の数学的背景について説明する。ウオルシ
ュ−アダマール変換を使用するときは、逆変換において
も２個の係数の和および差を形成する。変更された係数
を考慮に入れると、このとき得られる逆変換値Ａおよび
Ｂは逆変換された画素信号を直接表わざず、得られる値
は表■に示すものとなる。
個々の区域において加減算される値は表１から得ること
ができる。和係数Ｆ”（０）の係数％は、その最下位ビ
ットが省略されているために得られる。
ができる。和係数Ｆ”（０）の係数％は、その最下位ビ
ットが省略されているために得られる。
差係数Ｆ”（１）の係数％はその最下位ビットが実施例
につき後に詳述するように他のピッ）と別個に他のビッ
トとは相違して処理でれるためであるＯ表■は１この逆
変換の場合も２の補数の減算＆ま差に値−を加えること
に相当し、第８図に従って定めた区域の係数に対しても
との値ムおよびＢが直接再現され、２６の形の桁上げを
発生するだけであることを示している。この桁上げビッ
トは出力値を逆変換処理中に発生する情報ワードの下位
の４ビツトに制限することにより簡単に除去できる。
につき後に詳述するように他のピッ）と別個に他のビッ
トとは相違して処理でれるためであるＯ表■は１この逆
変換の場合も２の補数の減算＆ま差に値−を加えること
に相当し、第８図に従って定めた区域の係数に対しても
との値ムおよびＢが直接再現され、２６の形の桁上げを
発生するだけであることを示している。この桁上げビッ
トは出力値を逆変換処理中に発生する情報ワードの下位
の４ビツトに制限することにより簡単に除去できる。
第４ｂ図は斯る演算装置を示す。この演算装置も加算器
６８と減算器６６を具え、これら加算器および減算器に
復号された係数Ｆ”（０）およびＦ”（１）が並列に供
給される。係数Ｆ”（１）は係数Ｆ”（１）の最上位位
置に値″′０”を有する１ビツトを付加して得られる。
６８と減算器６６を具え、これら加算器および減算器に
復号された係数Ｆ”（０）およびＦ”（１）が並列に供
給される。係数Ｆ”（１）は係数Ｆ”（１）の最上位位
置に値″′０”を有する１ビツトを付加して得られる。
この係数ｙ＊＊ （ｘ ＞の上位番ピッｔが係数Ｆ”（
０）の４ビツトと一緒に減算器６６および加算器６８に
供給され、更に加算器６８は係数ｙ”（１）の最下位ビ
ットを桁上げビットとし、て受信“し、減算器６６は桁
上げビットとして値″１”を有する信号を連続的に受信
している６ 減算器６６および加算器６８の出力信号は、表■につき
述べたようにその下位４ビツトが所要の値を直接示すの
で、その最上位ビットは以後は処理せず無視する。この
ように逆変換中もワード長の増大を避けることができる
ため、両装置６６および６８は供給される変更された係
数を含むビット数を処理するだけでよい。
０）の４ビツトと一緒に減算器６６および加算器６８に
供給され、更に加算器６８は係数ｙ”（１）の最下位ビ
ットを桁上げビットとし、て受信“し、減算器６６は桁
上げビットとして値″１”を有する信号を連続的に受信
している６ 減算器６６および加算器６８の出力信号は、表■につき
述べたようにその下位４ビツトが所要の値を直接示すの
で、その最上位ビットは以後は処理せず無視する。この
ように逆変換中もワード長の増大を避けることができる
ため、両装置６６および６８は供給される変更された係
数を含むビット数を処理するだけでよい。
式（４）に従った多数の画素のウオルシュ−アダマール
変換は２点変換からステップバイステップで得ることが
できるので、各出力値を逆変換に次段の変更された係数
として使用し、正確に同じように処理することができる
。従って、変換中も逆変換中もワード長の超過は避けら
れるため、各演算装置は可能な最短ワード長に対し構成
すればよいＯ
変換は２点変換からステップバイステップで得ることが
できるので、各出力値を逆変換に次段の変更された係数
として使用し、正確に同じように処理することができる
。従って、変換中も逆変換中もワード長の超過は避けら
れるため、各演算装置は可能な最短ワード長に対し構成
すればよいＯ
第１図は画素信号を変換および逆変換する装置のブロッ
ク図、 第２図は変換装置または逆変換装置のブック回路図、 第８図は出力値の値範囲の一部分を興なる値範囲に移す
マツピングの説明図、 第４ａ図は変換装置に使用される本発明手段が講じられ
た補助変換器の構成図、 第４ｂ図は逆変換装置に使用される本発明手段が講じら
れた補助変換器の構成図である。 １・・・導＠ ２・・・変換装置８・・
・導＄ ４・・・量子化装置６・・・制
御装置 ｌＯ・・・伝送路１２・・・逆変換装
置 １８・・・導線１４・・・デコーダ
１５・・・出力端、子１６・・・制御装置 ２２、２６．８０．８４，８８１４２．４６・・・演算
装置！４．２８．８２．８Ｂ、 ４０．４４．４８・・
・遅延装置６０・・・加算器 ６ｇ・・・減
算器６４・・・排他ＮＯＲゲート６６・・・減算器６８
・・・加算器。 シー フルーイランペンファプリナン
ク図、 第２図は変換装置または逆変換装置のブック回路図、 第８図は出力値の値範囲の一部分を興なる値範囲に移す
マツピングの説明図、 第４ａ図は変換装置に使用される本発明手段が講じられ
た補助変換器の構成図、 第４ｂ図は逆変換装置に使用される本発明手段が講じら
れた補助変換器の構成図である。 １・・・導＠ ２・・・変換装置８・・
・導＄ ４・・・量子化装置６・・・制
御装置 ｌＯ・・・伝送路１２・・・逆変換装
置 １８・・・導線１４・・・デコーダ
１５・・・出力端、子１６・・・制御装置 ２２、２６．８０．８４，８８１４２．４６・・・演算
装置！４．２８．８２．８Ｂ、 ４０．４４．４８・・
・遅延装置６０・・・加算器 ６ｇ・・・減
算器６４・・・排他ＮＯＲゲート６６・・・減算器６８
・・・加算器。 シー フルーイランペンファプリナン
Claims (1)
- Ｌ 画像の画素をライン走査して得られた時素信号を変
換装置において係数値に変換し、得られた係数を量子化
装置で量子化する符号化装置と、量子化された係数を逆
変換装置においても牛の画素子信号に極めて高度に一致
する画素信号に再生する復号化装置を具え、前記変換装
置および逆変換装置の各々は複数個の順次の変換器Ｔ（
１）を具え（ここで１＝１゜２、δ、−−−１１）、各
変換器Ｔ（１）は１個の入力端子と２ｉ個の出力端子を
有し、その１個の入力端子はその前段の変換器Ｔ（土−
１）の１個の出力端子に接続され、各変換器Ｔ（１）は
その前段の変換器Ｔ（１−１）の関連する出力端子にそ
れぞれ接続された各々一つの入力端子を有する１個の補
助変換器から成り、各補助変換器はその入力端子に直接
接続された入力端子と遅延装置を経て接続された入力端
子の２個の入力端子と、変換器Ｔ（１）の出力端子のう
ちの２個に相当する２個の出力端子を有する演算装置を
具えて成る画素信号を符号化および復号化する装置′に
おいて、前記変換装置の各補助変換器には少くとも１つ
の追加の論理回路を設け、該論理回路に当該演算装置の
２個の出力値の第１出力値の桁上げビットと第２出力値
の符号ビットな供給して補助ビットを発生させ、この補
助ビットを前記第１出力値の最上位ビットとして前記桁
上げビットの代りに入れると女にこの第１出力値の最下
位ビットと前記第２出力値の符号ビットは抑圧し、且つ
前記逆変換装置の各補助変換器には前記第２出力値にこ
の第２出力値の最上位ビットより上位のビット位置に値
″′０″を有するビットを加えて変更し、この変更され
た第２出力値の最下位ビットを抑圧し、変更された第２
出力値と一緒にこの抑圧した最下位ビットを加算装置に
桁上げビットとして供給する変更回路を設けたことを特
徴とする画素信号の符号化および復号化装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19813138816 DE3138816A1 (de) | 1981-09-30 | 1981-09-30 | Anordnung zum speichern oder uebertragen und zum rueckgewinnen von bildsignalen |
| DE3138816.7 | 1981-09-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5871768A true JPS5871768A (ja) | 1983-04-28 |
| JPH0262993B2 JPH0262993B2 (ja) | 1990-12-27 |
Family
ID=6142984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57169946A Granted JPS5871768A (ja) | 1981-09-30 | 1982-09-30 | 画素信号の符号化および復号化装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4463377A (ja) |
| EP (1) | EP0077089B1 (ja) |
| JP (1) | JPS5871768A (ja) |
| DE (2) | DE3138816A1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8105799A (nl) * | 1981-12-23 | 1983-07-18 | Philips Nv | Stelsel voor het overdragen van een televisiebeeldinformatie middels een beeldbloksgewijze tegen fouten beschermende kode, beeldvormer met inrichting voor het genereren van zo een bloksgewijs beschermende kode, en weergeeftoestel voor het onder dekodering van de kode weergeven van het televisiebeeld. |
| DE3304787A1 (de) * | 1983-02-11 | 1984-08-16 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zur digitalen uebertragung von fernsehbildern |
| US4621337A (en) * | 1983-08-11 | 1986-11-04 | Eastman Kodak Company | Transformation circuit for implementing a collapsed Walsh-Hadamard transform |
| US4673988A (en) * | 1985-04-22 | 1987-06-16 | E.I. Du Pont De Nemours And Company | Electronic mosaic imaging process |
| DE3608914A1 (de) * | 1986-03-18 | 1987-10-01 | Thomson Brandt Gmbh | Verfahren zur korrektur |
| DE3728444A1 (de) * | 1987-08-26 | 1989-03-09 | Thomson Brandt Gmbh | Verfahren und schaltungsanordnung zur verbesserung der aufloesung von digitalen signalen |
| TW224553B (en) * | 1993-03-01 | 1994-06-01 | Sony Co Ltd | Method and apparatus for inverse discrete consine transform and coding/decoding of moving picture |
| US5412429A (en) * | 1993-03-11 | 1995-05-02 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | Picture data compression coder using subband/transform coding with a Lempel-Ziv-based coder |
| DE4423226C1 (de) * | 1994-07-01 | 1995-08-24 | Harris Corp | Digitaler Dekoder für Videosignale und Verfahren zur digitalen Dekodierung von Videosignalen |
| JP3058028B2 (ja) * | 1994-10-31 | 2000-07-04 | 三菱電機株式会社 | 画像符号化データ再符号化装置 |
| JP3033671B2 (ja) * | 1995-01-30 | 2000-04-17 | 日本電気株式会社 | 画像信号のアダマール変換符号化・復号化方法およびその装置 |
| US5856935A (en) * | 1996-05-08 | 1999-01-05 | Motorola, Inc. | Fast hadamard transform within a code division, multiple access communication system |
| US7200629B2 (en) * | 2002-01-04 | 2007-04-03 | Infineon Technologies Ag | Apparatus and method for Fast Hadamard Transforms |
| US9008184B2 (en) | 2012-01-20 | 2015-04-14 | Blackberry Limited | Multiple sign bit hiding within a transform unit |
| US9450601B1 (en) * | 2015-04-02 | 2016-09-20 | Microsoft Technology Licensing, Llc | Continuous rounding of differing bit lengths |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3775602A (en) * | 1972-06-29 | 1973-11-27 | Us Air Force | Real time walsh-hadamard transformation of two-dimensional discrete pictures |
| FR2262350B1 (ja) * | 1974-02-25 | 1976-12-03 | France Etat | |
| JPS5515147B2 (ja) * | 1974-05-02 | 1980-04-21 | ||
| US4055756A (en) * | 1975-02-03 | 1977-10-25 | Societe Anonyme De Telecommunications | Image coder-decoder using a matrix transform with weighted contribution of several points of the image to the formation of one point of the transform |
| US3956619A (en) * | 1975-03-31 | 1976-05-11 | General Electric Company | Pipeline walsh-hadamard transformations |
| US3981443A (en) * | 1975-09-10 | 1976-09-21 | Northrop Corporation | Class of transform digital processors for compression of multidimensional data |
| DE2625973C3 (de) * | 1976-06-10 | 1981-12-24 | Philips Patentverwaltung Gmbh, 2000 Hamburg | Verfahren und Anordnung zur redundanzvermindernden Transformation von Bildern |
| US4261043A (en) * | 1979-08-24 | 1981-04-07 | Northrop Corporation | Coefficient extrapolator for the Haar, Walsh, and Hadamard domains |
-
1981
- 1981-09-30 DE DE19813138816 patent/DE3138816A1/de not_active Withdrawn
-
1982
- 1982-09-22 US US06/421,610 patent/US4463377A/en not_active Expired - Fee Related
- 1982-09-24 DE DE8282201199T patent/DE3279023D1/de not_active Expired
- 1982-09-24 EP EP82201199A patent/EP0077089B1/de not_active Expired
- 1982-09-30 JP JP57169946A patent/JPS5871768A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| EP0077089B1 (de) | 1988-09-07 |
| EP0077089A3 (en) | 1986-06-04 |
| DE3279023D1 (en) | 1988-10-13 |
| DE3138816A1 (de) | 1983-04-14 |
| JPH0262993B2 (ja) | 1990-12-27 |
| US4463377A (en) | 1984-07-31 |
| EP0077089A2 (de) | 1983-04-20 |
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