JP2816295B2

JP2816295B2 - 離散コサイン変換方法および離散コサイン変換回路

Info

Publication number: JP2816295B2
Application number: JP14266393A
Authority: JP
Inventors: 正文田中; 和也山田
Original assignee: 鐘紡株式会社
Priority date: 1993-05-21
Filing date: 1993-05-21
Publication date: 1998-10-27
Anticipated expiration: 2013-10-27
Also published as: JPH06332933A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、画像データ圧縮に用
いられる離散コサイン変換方法および離散コサイン変換
回路に関する。

【０００２】

【従来の技術】画像データは非常に多くの情報量を含ん
でいる。そのため、画像データをそのままの形で処理す
るのは、メモリ容量および通信速度の点で実用的ではな
い。そこで、画像データ圧縮技術が重要となる。

【０００３】画像データ圧縮の国際標準の１つとしてＪ
ＰＥＧ(Joint Photographic ExpertGroup) がある。Ｊ
ＰＥＧでは、非可逆符号化を行なう離散コサイン変換
（以下、ＤＣＴと呼ぶ）方式と、２次元空間でＤＰＣＭ
(Differential PCM)を行なう可逆符号化方式が採用され
ている。以下、ＤＣＴ方式の画像データ圧縮を説明す
る。

【０００４】図１８は、ＤＣＴ方式を実行するためのシ
ステムの基本構成を示すブロック図である。

【０００５】符号化側では、ＤＣＴ装置１００が、入力
される原画像データのＤＣＴ処理を行ない、ＤＣＴ係数
を出力する。量子化器２００は、量子化テーブル４００
を参照してＤＣＴ係数に量子化処理を行ない、量子化さ
れたＤＣＴ係数（以下、量子化ＤＣＴ係数と呼ぶ）を出
力する。エントロピー符号化器３００は、符号化テーブ
ル５００を参照して量子化ＤＣＴ係数にエントロピー符
号化処理を行ない、圧縮データを出力する。エントロピ
ー符号化の方式としてハフマン符号化方式が用いられ
る。

【０００６】復号化側では、エントロピー復号器６００
が、符号化テーブル５００を参照して圧縮データにエン
トロピー復号化処理を行ない、量子化ＤＣＴ係数を出力
する。逆量子化器７００は、量子化テーブル４００を参
照して量子化ＤＣＴ係数に逆量子化処理を行ない、ＤＣ
Ｔ係数を出力する。逆ＤＣＴ装置８００は、ＤＣＴ係数
に逆ＤＣＴ処理を行ない、再生画像データを出力する。

【０００７】次に、ＤＣＴ方法を説明する。まず、図１
９に示すように、画像データを複数の８×８画素ブロッ
クに分割する。図２０に示すように、１つの８×８画素
ブロック内の各画素データの値をＰ_{X Y}（Ｘ，Ｙ＝０，
…，７）で示す。ここで、Ｘ，Ｙがブロック内の画素デ
ータの位置を表わしている。

【０００８】分割された各８×８画素ブロックに対し
て、数１による２次元ＤＣＴを行なうう。

【数１】

【０００９】ここで、Ｓ_{U V}（Ｕ，Ｖ＝０，…，７）は
ＤＣＴ係数を表わし、Ｕ，ＶはＤＣＴ係数の位置を表わ
す。Ｕ＝Ｖ＝０の場合にはＣ_U＝Ｃ_V＝１／√２とな
り、その他の場合にはＣ_U＝Ｃ_V＝１となる。さらに、
画素データＰ_{X Y}のビット精度が８ビットの場合にはＬ
_S＝１２８となり、画素データＰ_{X Y}のビット精度が１
２ビットの場合にはＬ_S＝２０４８となる。

【００１０】ＤＣＴ処理の結果、６４個のＤＣＴ係数Ｓ
_{U V}が得られる。ＤＣＴ係数Ｓ_{0 0}はＤＣ係数と呼ば
れ、残りの６３個ＤＣＴ係数はＡＣ係数と呼ばれる。Ｄ
Ｃ係数は８×８画素データの平均値（直流成分）を示し
ている。数１に示されるように、各画素データＰ_{X Y}よ
りＬ_Sを引くことにより、ＤＣ係数の期待値を０にレベ
ルシフトしている。

【００１１】図２０に示すように、ＤＣＴ処理されたブ
ロックの左上および右下がそれぞれＤＣＴ係数Ｓ_{0 0}，
Ｓ_{7 7}に対応している。ＤＣＴ処理されたブロックの左
から右に進むにつれて高周波の水平周波数成分を多く含
み、上から下に進むにつれて高周波の垂直周波数成分を
多く含むことになる。

【００１２】一方、数２に示す逆ＤＣＴ処理によりＤＣ
Ｔ係数Ｓ_{U V}から６４個の画素データＰ_{X Y}（Ｘ，Ｙ＝
０，…，７）を得ることができる。

【数２】

【００１３】数２に示されるように、各画素データにＬ
_Sを加えることにより、レベルシフト分を元に戻してい
る。

【００１４】図２１に示すように、２次元ＤＣＴは、２
つの１次元ＤＣＴ回路１１０，１３０およびトランスポ
ーテンションメモリ１２０により行なわれる。１次元Ｄ
ＣＴ回路１１０は、画素データｆ_Xに関して数３による
１次元ＤＣＴを行ない、その結果を示す１次元ＤＣＴ係
数Ｆ_Uをトランスポーテンションメモリ１２０の各行に
書き込む。

【数３】

【００１５】数３において、Ｘ＝０，１，２，…，７で
あり、Ｕ＝０，１，２，…，７である。Ｕ＝０の場合、
Ｃ_U＝１／√２であり、Ｕ≠０の場合、Ｃ_U＝１であ
る。

【００１６】１次元ＤＣＴ回路１３０は、トランスポー
テンションメモリ１２０の各列に記憶される１次元ＤＣ
Ｔ係数Ｆ_Uに関して１次元ＤＣＴを行ない、その結果を
ＤＣＴ係数Ｓ_{U V}として出力する。なお、逆１次元ＤＣ
Ｔは、数４により表される。

【数４】

【００１７】ＤＣＴ係数Ｓ_{U V}は、係数位置ごとに異な
る量子化テーブルＱ_{U V}を用いて、数５により線型量子
化され、量子化ＤＣＴ係数ｒ_{U V}が得られる。

【数５】ｒ_{U V}＝ｒｏｕｎｄ（Ｓ_{U V}／Ｑ_{U V}）ｒｏｕｎｄは、最も近い整数への整数化を意味する。

【００１８】復号化側では、逆量子化が行なわれる。ハ
フマン復号化で得られた量子化ＤＣＴ係数をｒ_{U V}とす
ると、数６により逆量子化を行なう。

【数６】Ｓ_{U V}＝ｒ_{U V}×Ｑ_{U V}

【００１９】量子化テーブルＱ_{U V}の値を変化させるこ
とにより画質を制御することができる。量子化テーブル
Ｑ_{U V}の値を小さく設定すると、量子化ＤＣＴ係数ｒ
_{U V}の値が大きくなり、画質の良い画像を符号化するこ
とができる。逆に、量子化テーブルＱ_{U V}の値を大きく
設定すると、量子化ＤＣＴ係数ｒ_{U V}の値が小さくな
り、符号化情報量は減少するが、画質は劣化する。この
ように、量子化テーブルＱ_{U V}の値を変えることによ
り、画質および符号化情報を自由に制御することができ
る。

【００２０】ここで、図２２〜図２５を参照しながら数
３に示された１次元ＤＣＴ係数Ｆ_Uを算出するためのチ
ェン（Ｃｈｅｎ）のアルゴリズムを説明する。

【００２１】数３は、図２２に示される８つの変換式
（Ｅ１）〜（Ｅ８）に展開することができる。図２２に
おいて、Ｆ₀〜Ｆ₇は１次元ＤＣＴ係数（以下、ＤＣＴ
係数と呼ぶ）を表わし、ｆ₀〜ｆ₇は画素データを表わ
す。

【００２２】変換式（Ｅ１）〜（Ｅ８）において、係数
Ｃ１〜Ｃ７はそれぞれ１／４・ｃｏｓ（１・π／１６）
〜１／４・ｃｏｓ（７・π／１６）を示している。図２
２の変換式（Ｅ１）〜（Ｅ８）は図２３に示される行列
式により表される。図２２および図２３から明らかなよ
うに、ｆ₀＋ｆ₇，ｆ₁＋ｆ₆，ｆ₂＋ｆ₅，ｆ₃＋ｆ
₄，ｆ₀−ｆ₇，ｆ₁−ｆ₆，ｆ₂−ｆ₅，ｆ₃−ｆ₄
をそれぞれかっこでくくることにより、ＤＣＴ係数Ｆ₀
〜Ｆ₇の各々は４つの係数および４組の変数の積和によ
り表される。したがって、ＤＣＴ係数Ｆ₀〜Ｆ₇を算出
するために３２個の乗算器が必要となる。

【００２３】また、Ｃ３＝Ｃ４（Ｃ１＋Ｃ７），Ｃ５＝
Ｃ４（Ｃ１−Ｃ７），Ｃ１＝Ｃ４（Ｃ３＋Ｃ５），Ｃ７
＝Ｃ４（Ｃ３−Ｃ５）の関係を用いると、図２２に示さ
れる変換式（Ｅ５）〜（Ｅ８）は、図２４に示される変
換式（Ｅ５′）〜（Ｅ８′）に変形される。

【００２４】図２２に示される変換式（Ｅ１）〜（Ｅ
４）および図２４に示される変換式（Ｅ５′）〜（Ｅ
８′）は、図２５のフローブラフ（バタフライチャー
ト）で表される。図２５において、丸印は加算を表わ
す。また、各線に付された係数は、その係数の乗算を表
わす。

【００２５】Ｇ₀＝ｆ₀＋ｆ₇，Ｇ₁＝ｆ₁＋ｆ₆，Ｇ
₂＝ｆ₂＋ｆ₅，Ｇ₃＝ｆ₃＋ｆ₄，Ｇ₄＝ｆ₃−
ｆ₄，Ｇ₅＝ｆ₂−ｆ₅，Ｇ₆＝ｆ₁−ｆ₆，Ｇ₇＝ｆ
₀−ｆ₇である。また、Ｈ₀＝Ｇ₀＋Ｇ₃，Ｈ₁＝Ｇ₁
＋Ｇ₂，Ｈ₂＝Ｇ₁−Ｇ₂，Ｈ₃＝Ｇ₀−Ｇ₃である。
Ｈ₄＝Ｇ₄，Ｈ₅＝−Ｃ４・Ｇ₅＋Ｃ４・Ｇ₆，Ｈ₆＝
Ｃ４・Ｇ₅＋Ｃ４・Ｇ₆，Ｈ₇＝Ｇ₇である。

【００２６】さらに、Ｆ₀＝Ｃ４・Ｈ₀＋Ｃ４・Ｈ₁，
Ｆ₄＝Ｃ４・Ｈ₀−Ｃ４・Ｈ₁，Ｆ₂＝Ｃ６・Ｈ₂＋Ｃ
２・Ｈ₃，Ｆ₆＝−Ｃ２・Ｈ₂＋Ｃ６・Ｈ₃である。Ｉ
₄＝Ｈ₄＋Ｈ₅，Ｉ₅＝Ｈ₄−Ｈ₅，Ｉ₆＝−Ｈ₆＋Ｈ
₇，Ｉ₇＝Ｈ₆＋Ｈ₇である。最後に、Ｆ₁＝Ｃ７・Ｉ
₄＋Ｃ１・Ｉ₇，Ｆ₅＝Ｃ３・Ｉ₅＋Ｃ５・Ｉ₆，Ｆ₃
＝−Ｃ５・Ｉ₅＋Ｃ３・Ｉ₆，Ｆ₇＝−Ｃ１・Ｉ₄＋Ｃ
７・Ｉ₇である。

【００２７】図２５から明らかなように、画素データｆ
₀〜ｆ₇を同時に入力すると、データＧ₀〜Ｇ₇が同時
に得られ、次にデータＨ₀〜Ｈ₇が同時に得られる。さ
らに、ＤＣＴ係数Ｆ₀，Ｆ₄，Ｆ₂，Ｆ₆およびデータ
Ｉ₄〜Ｉ₇が同時に得られ、最後にＤＣＴ係数Ｆ₁，Ｆ
₅，Ｆ₃，Ｆ₇が同時に得られる。このように、画素デ
ータｆ₀〜ｆ₇を同時に入力することにより、ＤＣＴ係
数Ｆ₀〜Ｆ₇がほぼ同時に得られる。

【００２８】

【発明が解決しようとする課題】上記のようにチェンの
アルゴリズムを用いれば、画素データｆ₀〜ｆ₇からＤ
ＣＴ係数Ｆ₀〜Ｆ₇が高速に得られる。したがって、１
次元ＤＣＴを高速に実行することができる。しかしなが
ら、上記のように１行分のＤＣＴ係数Ｆ₀〜Ｆ₇を算出
するために３２回の乗算が必要となり、８行分のＤＣＴ
係数を算出するために２５６回の乗算が必要となる。乗
算器の回路規模は大きいので、チェンのアルゴリズムを
用いても、１次元ＤＣＴ回路の回路規模は非常に大きく
なる。

【００２９】この発明の目的は、小さい回路規模で高速
に離散コサイン変換を行なうことができる方法および回
路を提供することである。

【００３０】

【課題を解決するための手段】

（１）第１の発明第１の発明に係る離散コサイン変換方法は、ＸおよびＫ
に関する余弦関数Ｃ（Ｋ，Ｘ）と入力データｆ_Xとの積
和により入力データｆ_XからＤＣＴ係数Ｆ_Kを求める離
散コサイン変換方法であって次のステップを含む。ここ
で、Ｘは０からＮ−１までの整数を表わし、Ｋは０から
Ｎ−１までの整数を表わす。

【００３１】余弦関数Ｃ（Ｋ，Ｘ）を係数Ｃ_KXで置き換
える。係数Ｃ_KXは、各Ｋの値についてすべてのＸの値に
対して、Ｃ（Ｋ，Ｘ）／Ｃ_KX＝Ｓ_Kの関係を満足しかつ
２のべき乗を含む。ここで、Ｓ_Kは定数を表わす。係数
Ｃ_KXと入力データｆ_Xとの積和をデータのシフトおよび
加算を用いて求めることにより各Ｋの値についてＦ_K／
Ｓ_Kの値を算出する。

【００３２】（２）第２の発明第２の発明に係る離散コサイン変換回路は、ＸおよびＫ
に関する余弦関数Ｃ（Ｋ，Ｘ）と入力データｆ_Xとの積
和により入力データｆ_XからＤＣＴ係数Ｆ_Kを求める離
散コサイン変換回路であって、複数の加算手段を備え
る。ここで、Ｘは０からＮ−１までの整数を表わし、Ｋ
は０からＮ−１までの整数を表わす。

【００３３】複数の加算手段は、係数Ｃ_KXと入力データ
ｆ_Xとの積和をデータのシフトおよび加算を用いて求め
ることにより各Ｋの値についてＦ_K／Ｓ_Kの値を算出す
る。係数Ｃ_KXは、各Ｋの値についてすべてのＸの値に対
して、Ｃ（Ｋ，Ｘ）／Ｃ_KX＝Ｓ_Kの関係を満足しかつ２
のべき乗を含む。ここで、Ｓ_Kは定数を表わす。

【００３４】（３）第３の発明第３の発明に係る離散コサイン変換回路は、Ｆ_K／Ｓ_K
の値にＳ_Kを乗算する乗算手段をさらに備える。

【００３５】（４）第４の発明第４の発明に係る離散コサイン変換回路は、ＸおよびＫ
に関する余弦関数Ｃ（Ｋ，Ｘ）と入力データｆ_Xとの積
和により入力データｆ_XからＤＣＴ係数Ｆ_Kを求める離
散コサイン変換回路であって、複数段の処理ブロックを
備える。ここで、Ｘは０からＮ−１までの整数を表わ
し、Ｋは０からＮ−１までの整数を表わす。

【００３６】複数段の処理ブロックは、入力データｆ_X
を時系列に受け、係数Ｃ_KXと入力データｆ_Xとの積和を
パイプライン処理により求めることによりＦ_K／Ｓ_Kの
値を算出する。ここで、Ｓ_Kは定数を表わす。係数Ｃ_KX
は、各Ｋの値についてすべてのＸの値に対して、Ｃ
（Ｋ，Ｘ）／Ｃ_KX＝Ｓ_Kの関係を満足しかつ２のべき乗
を含む。

【００３７】（５）第５の発明第５の発明に係る離散コサイン変換回路では、複数段の
処理ブロックの各々が、１または複数の加算手段と、前
段から時系列に与えられる複数のデータを順次シフトし
て保持する保持手段と、保持手段に保持された複数のデ
ータを選択的に１または複数の加算手段に与える選択手
段とを含む。

【００３８】

【作用】第１〜第５の発明に係る離散コサイン変換方法
および離散コサイン変換回路は、次の点に着目してなさ
れたものである。すなわち、あるデータと２ⁿとの乗算
は、そのデータを左へｎビットシフトすることにより行
なうことができ、また、あるデータと１／２ⁿとの乗算
は、そのデータを右へｎビットシフトすることにより行
なうことができる。ここで、ｎは正の整数を表わす。ま
た、すべての整数は２のべき乗の項の加算または減算で
表わすことができる。

【００３９】そのため、余弦関数Ｃ（Ｋ，Ｘ）を係数Ｃ
_KXで置き換えることにより、係数Ｃ_KXと入力データｆ_X
との乗算をデータのシフトおよび加算により行なうこと
ができる。しかも、各係数Ｃ_KXができる限り２のべき乗
の形を含むので、加算の回数が少なくてよい。

【００４０】したがって、第１〜第５の発明に係る離散
コサイン変換方法および離散コサイン変換回路では、乗
算器を用いることなく、最小限の数の加算器を用いて高
速にＤＣＴ係数を求めることができる。

【００４１】特に、第２および第３の発明に係る離散コ
サイン変換回路では、より高速にＤＣＴ係数を求めるこ
とができる。また、第４および第５の発明に係る離散コ
サイン変換回路では、加算手段の数が少なくなる。

【００４２】

【実施例】以下、この発明の実施例を図面を参照しなが
ら詳細に説明する。図１はこの発明の一実施例によるＤ
ＣＴ方法に用いる変換式を示す図である。

【００４３】図１において、変換式（Ｆ１）〜（Ｆ８）
により画素データｆ₀〜ｆ₇から変換データＦ₀′〜Ｆ
₇′が得られる。図１に示される変換式（Ｆ１）〜（Ｆ
８）が図２２に示される変換式（Ｅ１）〜（Ｅ８）と異
なるのは、各項の係数が異なる点である。ただし、各変
換式（Ｆ１）〜（Ｆ８）における４つの係数の比は、各
変換式（Ｅ１）〜（Ｅ８）における４つの係数の比と同
じである。すなわち、次の関係が成り立つ。

【００４４】２：２：２：２＝Ｃ４：Ｃ４：Ｃ４：Ｃ４２：−２：−２：２＝Ｃ４：−Ｃ４：−Ｃ４：Ｃ４３：159/2⁷：−159/2⁷：−３＝Ｃ２：Ｃ６：−Ｃ６：−
Ｃ２ 159/2⁷：−３：３：−159/2⁷＝Ｃ６：−Ｃ２：Ｃ２：−
Ｃ６ (161/2⁵)・(181/2⁸)：193/2⁶：129/2⁶：181/2⁸＝Ｃ１：
Ｃ３：Ｃ５：Ｃ７ 181/2⁷：−639/2⁸： 127/2⁸：(181/2⁸)・ (383/2⁷)＝
Ｃ５：−Ｃ１：Ｃ７：Ｃ３ (181/2⁸)・(383/2⁷)：−127/2⁸：−639/2⁸：−181/2⁷＝
Ｃ３：−Ｃ７：−Ｃ１：−Ｃ５ 181/2⁸：−129/2⁶： 193/2⁶： (−181/2⁸) ・ (161/
2⁵)＝Ｃ７：−Ｃ５：Ｃ３：−Ｃ１

【００４５】したがって、ＤＣＴ係数Ｆ₀〜Ｆ₇と変換
データＦ₀′〜Ｆ₇′との間には図２に式（Ｇ１）〜
（Ｇ８）で示される関係がある。ここで、Ｓ₀〜Ｓ₇は
定数を表わす。したがって、図１の変換式（Ｆ１）〜
（Ｆ８）により算出された変換データＦ₀′〜Ｆ₇′に
それぞれ定数Ｓ₀〜Ｓ₇を乗算することによりＤＣＴ係
数Ｆ₀〜Ｆ₇が得られる。

【００４６】変換式（Ｆ１）〜（Ｆ８）における各係数
はできる限り２のべき乗の形を含んでいる。あるデータ
と２ⁿとの乗算は、そのデータを左へｎビットシフトす
ることにより行なうことができる。また、あるデータと
１／２ⁿとの乗算は、そのデータを右へｎビットシフト
することにより行なうことができる。ここで、ｎは正の
整数を表わす。

【００４７】また、すべての整数は２のべき乗の項の加
算または減算で表わすことができる。たとえば、３＝２
¹＋２⁰、１２９＝２⁷＋２⁰、１５９＝２⁷＋２⁵−
２⁰である。また、１６１＝５・２⁵＋２⁰＝（２²＋
２⁰）・２⁵＋２⁰、３８３＝３・２⁷−２⁰＝（２²
−２⁰）・２⁷−２⁰である。

【００４８】したがって、図１の各変換式（Ｆ１）〜
（Ｆ８）における係数とデータとの乗算はデータのシフ
トおよび加算により行なうことができる。この実施例で
は、各係数ができる限り２のべき乗の形を含むので、加
算の回数が少なくてよい。

【００４９】図１に示される変換式（Ｆ１）〜（Ｆ８）
は、図３のフローグラフ（バタフライチャート）で表さ
れる。図３においても、図２５と同様に、丸印は加算を
表わし、各線に付された係数はその係数の乗算を表わ
す。また、α＝３，β＝１５９，γ＝１８１，δ＝３８
３，ε＝１６１である。

【００５０】図３において、ｇ₀＝ｆ₀＋ｆ₇，ｇ₁＝
ｆ₁＋ｆ₆，ｇ₂＝ｆ₂＋ｆ₅，ｇ₃＝ｆ₃＋ｆ₄，ｇ
₄＝ｆ₃−ｆ₄，ｇ₅＝ｆ₂−ｆ₅，ｇ₆＝ｆ₁−
ｆ₆，ｇ₇＝ｆ₀−ｆ₇である。また、ｈ₀＝ｇ₀＋ｇ
₃，ｈ₁＝ｇ₁＋ｇ₂，ｈ₂＝ｇ₁−ｇ₂，ｈ₃＝ｇ₀
−ｇ₃である。ｈ₄＝（γ／２⁸）・ｇ₄，ｈ₅＝（−
１／２）・ｇ₅＋（１／２）・ｇ₆，ｈ₆＝（１／２）
・ｇ₅＋（１／２）・ｇ₆，ｈ₇＝（γ／２⁸）・ｇ₇
である。

【００５１】さらに、Ｆ₀′＝２・ｈ₀＋２・ｈ₁，Ｆ
₄′＝２・ｈ₀−２・ｈ₁，Ｆ₂′＝（β／２⁷）・ｈ
₂＋α・ｈ₃，Ｆ₆′＝−α・ｈ₂＋（β／２⁷）・ｈ
₃である。ｉ₄＝ｈ₄＋ｈ₅，ｉ₅＝ｈ₄−ｈ₅，ｉ₆
＝−ｈ₆＋ｈ₇，ｉ₇＝ｈ₆＋ｈ₇である。最後に、Ｆ
₁′＝ｉ₄＋（ε／２⁵）・ｉ₇，Ｆ₅′＝（δ／
２⁷）・ｉ₅＋２・ｉ₆，Ｆ₃′＝−２・ｉ₅＋（δ／
２⁷）・ｉ₆，Ｆ₇′＝−（ε／２⁵）・ｉ₄＋ｉ₇で
ある。

【００５２】図３から明らかなように、画素データｆ₀
〜ｆ₇を同時に入力すると、データｇ₀〜ｇ₇が同時に
得られ、次にデータｈ₀〜ｈ₇が同時に得られる。さら
に、変換データＦ₀′，Ｆ₄′，Ｆ₂′，Ｆ₆′および
データｉ₄〜ｉ₇が同時に得られ、最後に変換データＦ
₁′，Ｆ₅′，Ｆ₃′，Ｆ₇′が同時に得られる。この
ように、画素データｆ₀〜ｆ₇を同時に入力することに
より、変換データＦ₀′〜Ｆ₇′がほぼ同時に得られ
る。

【００５３】図４は、この実施例によるＤＣＴ方法およ
びＤＣＴ回路を用いた画像データ圧縮システムにおける
乗算回数を従来のＤＣＴ方法を用いた画像データ圧縮シ
ステムにおける乗算回数と比較して示す図である。

【００５４】図４の（ａ）に示すように、従来のシステ
ムでは、２次元ＤＣＴを実行するために２５６回の乗算
が必要であり、量子化を実行するために６４回の乗算が
必要となる。

【００５５】これに対して、図４の（ｂ）に示すよう
に、この実施例によるシステムでは、２次元ＤＣＴを実
行するために乗算は必要でなく、量子化を実行するため
に６４回の乗算が必要である。図２の式（Ｇ１）〜（Ｇ
８）における乗算は２次元ＤＣＴにおいて行なう必要は
なく、量子化テーブルにおいて定数Ｓ₀〜Ｓ₇を考慮す
ることにより量子化処理に含めることができる。

【００５６】次に、この発明の実施例によるＤＣＴ回路
を説明する。図３のフローグラフに示すように、画素デ
ータｆ₀〜ｆ₇から変換データＦ₀′〜Ｆ₇′を求める
ための演算を６個のブロックＢＫ１，ＢＫ２−１，ＢＫ
２−２，ＢＫ３−１，ＢＫ３−２，ＢＫ４に分割する。

【００５７】ブロックＢＫ１では、画素データｆ₀〜ｆ
₇からデータｇ₀〜ｇ₃が算出される。ブロックＢＫ２
−１では、データｇ₀〜ｇ₃からデータｈ₀〜ｈ₃が算
出され、ブロックＢＫ２−２では、データｇ₄〜ｇ₇か
らデータｈ₄〜ｈ₇が算出される。ブロックＢＫ３−１
では、データｈ₀〜ｈ₃から変換データＦ₀′，
Ｆ₄′，Ｆ₂′，Ｆ₆′が算出される。ブロックＢＫ３
−２では、データｈ₄〜ｈ₇からデータｉ₄〜ｉ₇が算
出される。ブロックＢＫ４では、データｉ₄〜ｉ₇から
変換データＦ₁′，Ｆ₅′，Ｆ₃′，Ｆ₇′が算出され
る。

【００５８】図５はブロックＢＫ１の演算を実行するた
めの回路を示す図であり、図６は図５の回路の動作を説
明するためのタイミングチャートである。

【００５９】ブロックＢＫ１は、直列に接続されたレジ
スタＲｅｇ００〜Ｒｅｇ０８、バッファＢ００〜Ｂ０
４、インバータＩ０４および加算器ＡＤＤ００を含む。

【００６０】バッファＢ００〜Ｂ０３の出力イネーブル
端子には選択信号ＳＥＬ００〜ＳＥＬ０３がそれぞれ与
えられる。インバータＩ０４の出力イネーブル端子には
選択信号ＳＥＬ０４が与えられ、バッファＢ０４の出力
イネーブル端子には選択信号／ＳＥＬ０４が与えられ
る。選択信号／ＳＥＬ０４は選択信号ＳＥＬ０４の反転
信号である。加算器ＡＤＤ００のキャリー入力端子には
選択信号ＳＥＬ０４と同位相の加減算信号Ａ／Ｓ００が
与えられる。

【００６１】各バッファおよび各インバータは、出力イ
ネーブル端子に与えられる選択信号が“Ｈ”のときに活
性化される。また、加算器のキャリー入力端子には、加
算時に“Ｌ”の信号が与えられ、減算時に“Ｈ”の信号
が与えられる。

【００６２】入力端子ｆ_Xに画素データｆ₀〜ｆ₇が順
次与えられ、レジスタＲｅｇ００〜Ｒｅｇ０８に順次シ
フトされる。

【００６３】図６に示すように、サイクルｔ０〜ｔ３に
おいては、選択信号ＳＥＬ０４が“Ｈ”となる。それに
より、レジスタＲｅｇ００に順次与えられるデータｆ₄
〜ｆ₇がインバータＩ０４を介して加算器ＡＤＤ００の
一方の入力端子に順次与えられる。また、選択信号ＳＥ
Ｌ００〜ＳＥＬ０３が順次“Ｈ”に立ち上がる。それに
より、レジスタＲｅｇ０１，Ｒｅｇ０３，Ｒｅｇ０５，
Ｒｅｇ０７のデータｆ₃，ｆ₂，ｆ₁，ｆ₀がそれぞれ
バッファＢ００，Ｂ０１，Ｂ０２，Ｂ０３を介して加算
器ＡＤＤ００の他方の入力端子に順次与えられる。その
結果、加算器ＡＤＤ００から出力端子ｇ_Xにデータｇ₄
（＝ｆ₃−ｆ₄），ｇ₅（＝ｆ₂−ｆ₅），ｇ₆（＝ｆ
₁−ｆ₆），ｇ₇（＝ｆ₀−ｆ₇）が順次出力される。

【００６４】サイクルｔ４〜ｔ７においては、選択信号
ＳＥＬ０４が“Ｌ”となる。それにより、レジスタＲｅ
ｇ０８に順次与えられるデータｆ₀〜ｆ₃がバッファＢ
０４を介して加算器ＡＤＤ００の一方の入力端子に順次
与えられる。また、選択信号ＳＥＬ００〜ＳＥＬ０３が
順次“Ｈ”に立ち上がる。それにより、レジスタＲｅｇ
０１，Ｒｅｇ０３，Ｒｅｇ０５，Ｒｅｇ０７のデータｆ
₇，ｆ₆，ｆ₅，ｆ₄がそれぞれバッファＢ００，Ｂ０
１，Ｂ０２，Ｂ０３を介して加算器ＡＤＤ００の他方の
入力端子に順次与えられる。その結果、加算器ＡＤＤ０
０から出力端子ｇ_Xにデータｇ₀（＝ｆ₀＋ｆ₇），ｇ
₁（＝ｆ₁＋ｆ₆），ｇ₂（＝ｆ₂＋ｆ₅），ｇ₃（＝
ｆ₃＋ｆ₄）が順次出力される。

【００６５】図７はブロックＢＫ２−１の演算を実行す
るための回路を示す図であり、図８は図７の回路の動作
を説明するためのタイミングチャートである。

【００６６】ブロックＢＫ２−１は、直列に接続された
レジスタＲｅｇ１０〜Ｒｅｇ１４、バッファＢ１０〜Ｂ
１２、インバータＩ１２および加算器ＡＤＤ１０を含
む。

【００６７】バッファＢ１０，Ｂ１１の出力イネーブル
端子にはそれぞれ選択信号／ＳＥＬ１０，ＳＥＬ１０が
与えられ、インバータＩ１２およびバッファＢ１２の出
力イネーブル端子にはそれぞれ選択信号ＳＥＬ１２，／
ＳＥＬ１２が与えられる。加算器ＡＤＤ１０のキャリー
入力端子には選択信号ＳＥＬ１２と同位相の加減算信号
Ａ／Ｓ１０が与えられる。

【００６８】レジスタＲｅｇ１０はブロックＢＫ１の出
力端子ｇ_Xに接続される。それにより、レジスタＲｅｇ
１０〜Ｒｅｇ１４には出力端子ｇ_Xから与えられるデー
タｇ₄〜ｇ₇，ｇ₀〜ｇ₃が順次シフトされる。

【００６９】図８に示すように、サイクルｔ１０におい
ては、選択信号ＳＥＬ１０が“Ｌ”となり、選択信号Ｓ
ＥＬ１２が“Ｈ”となる。それにより、レジスタＲｅｇ
１０のデータｇ₂がインバータＩ１２を介して加算器Ａ
ＤＤ１０の一方の入力端子に与えられる。また、レジス
タＲｅｇ１１のデータｇ₁がバッファＢ１０を介して加
算器ＡＤＤ１０の他方の入力端子に与えられる。その結
果、加算器ＡＤＤ１０から出力端子ｈ_Xにデータｈ
₂（＝ｇ₁−ｇ₂）が出力される。

【００７０】サイクルｔ１１においては、選択信号ＳＥ
Ｌ１０が“Ｈ”となり、選択信号ＳＥＬ１２も“Ｈ”と
なる。それにより、レジスタＲｅｇ１０のデータｇ₃が
インバータＩ１２を介して加算器ＡＤＤ１０の一方の入
力端子に与えられる。また、レジスタＲｅｇ１３のデー
タｇ₀がバッファＢ１１を介して加算器ＡＤＤ１０の他
方の入力端子に与えられる。その結果、加算器ＡＤＤ１
０から出力端子ｈ_Xにデータｈ₃（＝ｇ₀−ｇ₃）が出
力される。

【００７１】サイクルｔ１２においては、選択信号ＳＥ
Ｌ１０が“Ｌ”となり、選択信号ＳＥＬ１２も“Ｌ”と
なる。それにより、レジスタＲｅｇ１１のデータｇ₃が
バッファＢ１０を介して加算器ＡＤＤ１０の一方の入力
端子に与えられる。また、レジスタＲｅｇ１４のデータ
ｇ₀がバッファＢ１２を介して加算器ＡＤＤ１０の他方
の入力端子に与えられる。その結果、加算器ＡＤＤ１０
から出力端子ｈ_Xにデータｈ₀（＝ｇ₀＋ｇ₃）が出力
される。

【００７２】サイクルｔ１３においては、選択信号ＳＥ
Ｌ１０が“Ｈ”となり、選択信号ＳＥＬ１２が“Ｌ”と
なる。それにより、レジスタＲｅｇ１３のデータｇ₂が
バッファＢ１１を介して加算器ＡＤＤ１０の一方の入力
端子に与えられる。また、レジスタＲｅｇ１４のデータ
ｇ₁がバッファＢ１２を介して加算器ＡＤＤ１０の他方
の入力端子に与えられる。その結果、加算器ＡＤＤ１０
から出力端子ｈ_Xにデータｈ₁（＝ｇ₁＋ｇ₂）が出力
される。

【００７３】図９はブロックＢＫ２−２の演算を実行す
るための回路を示す図であり、図１０は図９の回路の動
作を説明するためのタイミングチャートである。

【００７４】ブロックＢＫ２−２は、直列に接続された
レジスタＲｅｇ３０〜Ｒｅｇ３３、レジスタＲｅｇ３４
〜Ｒｅｇ３６、バッファＢ３０〜Ｂ３４、インバータＩ
３０、および加算器ＡＤＤ３０〜ＡＤＤ３３を含む。加
算器ＡＤＤ３１〜ＡＤＤ３３およびレジスタＲｅｇ３４
〜Ｒｅｇ３６が演算ブロックＢＬ３０を構成する。

【００７５】バッファＢ３０およびインバータＩ３０の
出力イネーブル端子には選択信号ＳＥＬ３０が与えら
れ、バッファＢ３１，Ｂ３２の出力イネーブル端子には
選択信号／ＳＥＬ３０が与えられる。バッファＢ３３，
Ｂ３４の出力イネーブル端子にはそれぞれ選択信号ＳＥ
Ｌ３１，／ＳＥＬ３１が与えられる。加算器ＡＤＤ３０
のキャリー入力端子には選択信号ＳＥＬ３０と同位相の
加減算信号Ａ／Ｓ３０が与えられる。加算器ＡＤＤ３
１，ＡＤＤ３２，ＡＤＤ３３のキャリー入力端子には
“Ｌ”の信号が与えられる。

【００７６】図９において、２ＬＳ，４ＬＳ，５ＬＳは
データを左へそれぞれ２ビット、４ビットおよび５ビッ
トシフトして与えることを示している。また、１ＲＳ，
８ＲＳはデータをそれぞれ右へ１ビットおよび８ビット
シフトして与えることを示している。加算器ＡＤＤ３１
はγ′（＝５）の乗算を行ない、加算器ＡＤＤ３１，Ａ
ＤＤ３２はγ″（＝２１）の乗算を行ない、演算ブロッ
クＢＬ３０はγ（＝１８１）の乗算を行なう。

【００７７】レジスタＲｅｇ３０はブロックＢＫ１の出
力端子ｇ_Xに接続される。それにより、レジスタＲｅｇ
３０〜Ｒｅｇ３３には出力端子ｇ_Xから与えられるデー
タｇ₄〜ｇ₇，ｇ₀〜ｇ₃が順次シフトされる。

【００７８】図１０に示すように、サイクルｔ３０にお
いては、レジスタＲｅｇ３５から加算器ＡＤＤ３３の一
方の入力端子にデータγ′ｇ₄×２⁵が与えられ、レジ
スタＲｅｇ３６から加算器ＡＤＤ３３の他方の入力端子
にデータγ″ｇ₄が与えられる。それにより、加算器Ａ
ＤＤ３３から出力端子ｈ２_Xにデータｈ₄（＝γ／
２⁸）が出力される。このとき、選択信号ＳＥＬ３１が
“Ｌ”となっている。したがって、出力端子ｈ２_Xのデ
ータｈ₄がバッファＢ３４を介して出力端子ｈ_Xに出力
される。

【００７９】サイクルｔ３１においては、選択信号ＳＥ
Ｌ３０が“Ｈ”となる。それにより、レジスタＲｅｇ３
１のデータｇ₆がバッファＢ３０を介して加算器ＡＤＤ
３０の一方の入力端子に与えられる。また、レジスタＲ
ｅｇ３２のデータｇ₅がインバータＩ３０を介して加算
器ＡＤＤ３０の他方の入力端子に与えられる。その結
果、加算器ＡＤＤ３０から出力端子ｈ１_Xにデータｈ₅
（＝（ｇ₆−ｇ₅）／２）が出力される。このとき、選
択信号ＳＥＬ３１が“Ｈ”となっている。したがって、
出力端子ｈ１_Xのデータｈ₅がバッファＢ３３を介して
出力端子ｈ_Xに出力される。

【００８０】サイクルｔ３２においては、選択信号ＳＥ
Ｌ３０が“Ｌ”となる。それにより、レジスタＲｅｇ３
２のデータｇ₆がバッファＢ３１を介して加算器ＡＤＤ
３０の一方の入力端子に与えられる。また、レジスタＲ
ｅｇ３３のデータｇ₅がバッファＢ３２を介して加算器
ＡＤＤ３０の他方の入力端子に与えられる。その結果、
加算器ＡＤＤ３０から出力端子ｈ１_Xにデータｈ₆（＝
（ｇ₅＋ｇ₆）／２）が出力される。このとき、選択信
号ＳＥＬ３１が“Ｈ”となっている。したがって、出力
端子ｈ１_Xのデータｈ₆がバッファＢ３３を介して出力
端子ｈ_Xに出力される。

【００８１】サイクルｔ３３においては、レジスタＲｅ
ｇ３５から加算器ＡＤＤ３３の一方の入力端子にデータ
γ′ｇ₇×２⁵が与えられ、レジスタＲｅｇ３６から加
算器ＡＤＤ３３の他方の入力端子にデータγ″ｇ₇が与
えられる。それにより、加算器ＡＤＤ３３から出力端子
ｈ２_Xにデータｈ₇（＝γ／２⁸）が出力される。この
とき、選択信号ＳＥＬ３１が“Ｌ”となっている。した
がって、出力端子ｈ２_Xのデータｈ₇がバッファＢ３４
を介して出力端子ｈ_Xに出力される。

【００８２】図１１はブロックＢＫ３−１の演算を実行
するための回路を示す図であり、図１２は図１１の回路
の動作を説明するためのタイミングチャートである。

【００８３】ブロックＢＫ３−１は、直列に接続された
レジスタＲｅｇ２０〜Ｒｅｇ２２、直列に接続されたレ
ジスタＲｅｇ２３〜Ｒｅｇ２５、レジスタＲｅｇ２６，
Ｒｅｇ２７、バッファＢ２０，Ｂ２１、インバータＩ２
０〜Ｉ２２、および加算器ＡＤＤ２０〜ＡＤＤ２４を含
む。加算器ＡＤＤ２１が演算ブロックＢＬ２０を構成す
る。また、加算器ＡＤＤ２２，ＡＤＤ２３およびレジス
タＲｅｇ２６が演算ブロックＢＬ２１を構成する。

【００８４】インバータＩ２０およびバッファＢ２０の
出力イネーブル端子にはそれぞれ選択信号ＳＥＬ２０，
／ＳＥＬ２０が与えられ、バッファＢ２１およびインバ
ータＩ２１の出力イネーブル端子にはそれぞれ選択信号
ＳＥＬ２１，／ＳＥＬ２１が与えられる。加算器ＡＤＤ
２０のキャリー入力端子には選択信号ＳＥＬ２０と同位
相の加減算信号Ａ／Ｓ２０が与えられ、加算器ＡＤＤ２
４のキャリー入力端子には選択信号ＳＥＬ２１と同位相
の加減算信号Ａ／Ｓ２１が与えられる。加算器ＡＤＤ２
１，ＡＤＤ２３のキャリー入力端子には“Ｌ”の信号が
与えられる。加算器ＡＤＤ２２のキャリー入力端子には
“Ｈ”の信号が与えられる。

【００８５】図１１において、１ＬＳ，５ＬＳ，７ＬＳ
はデータをそれぞれ左へ１ビット、５ビットおよび７ビ
ットシフトして与えることを示している。演算ブロック
ＢＬ２０はα（＝３）の乗算を行ない、加算器ＡＤＤ２
２はβ′（＝３１）の乗算を行ない、演算ブロックＢＬ
２１はβ（＝１５９）の乗算を行なう。

【００８６】レジスタＲｅｇ２０はブロックＢＫ２−１
の出力端子ｈ_Xに接続される。それにより、レジスタＲ
ｅｇ２０〜Ｒｅｇ２２には出力端子ｈ_Xから与えられる
データｈ₀〜ｈ₃が順次シフトされる。

【００８７】図１２に示すように、サイクルｔ２０にお
いては、選択信号ＳＥＬ２１が“Ｈ”となる。それによ
り、レジスタＲｅｇ２３のデータαｈ₃がバッファＢ２
１を介して加算器ＡＤＤ２４の一方の入力端子に与えら
れる。また、レジスタＲｅｇ２７から加算器ＡＤＤ２４
の他方の入力端子にデータβｈ₂／２⁷が与えられる。
その結果、加算器ＡＤＤ２４から出力端子Ｆ１_Xに変換
データＦ₂′（＝β／２⁷・ｈ₂＋αｈ₃）が出力され
る。

【００８８】サイクルｔ２１においては、選択信号ＳＥ
Ｌ２０が“Ｈ”となる。それにより、レジスタＲｅｇ２
０のデータｈ₁がインバータＩ２０を介して加算器ＡＤ
Ｄ２０の一方の入力端子に与えられる。また、レジスタ
Ｒｅｇ２１のデータｈ₀が加算器ＡＤＤ２０の他方の入
力端子に与えられる。その結果、加算器ＡＤＤ２０から
出力端子Ｆ０_Xに変換データＦ₄′（＝２ｈ₀−２
ｈ₁）が出力される。

【００８９】このとき、選択信号ＳＥＬ２１は“Ｌ”
（選択信号／ＳＥＬ２１は“Ｈ”）となっている。それ
により、レジスタＲｅｇ２５のデータαｈ₂がインバー
タＩ２１を介して加算器ＡＤＤ２４の一方の入力端子に
与えられる。また、レジスタＲｅｇ２７から加算器ＡＤ
Ｄ２４の他方の入力端子にデータβｈ₃／２⁷が与えら
れる。その結果、加算器ＡＤＤ２４から出力端子Ｆ１_X
に変換データＦ₆′（＝−αｈ₂＋β／２⁷・ｈ₃）が
出力される。

【００９０】サイクルｔ２２においては、選択信号ＳＥ
Ｌ２０が“Ｌ”となる。それにより、レジスタＲｅｇ２
２のデータｈ₀がバッファＢ２０を介して加算器ＡＤＤ
２０の一方の入力端子に与えられる。また、レジスタＲ
ｅｇ２１のデータｈ₁が加算器ＡＤＤ２０の他方の入力
端子に与えられる。その結果、加算器ＡＤＤ２０から出
力端子Ｆ０_Xに変換データＦ₀′（＝２ｈ₀＋２ｈ₁）
が出力される。

【００９１】図１３はブロックＢＫ３−２の演算を実行
するための回路を示す図であり、図１４は図１３の回路
の動作を説明するためのタイミングチャートである。

【００９２】ブロックＢＫ３−２は、直列に接続された
レジスタＲｅｇ４０〜Ｒｅｇ４２、バッファＢ４０〜Ｂ
４２、インバータＩ４０および加算器ＡＤＤ４０を含
む。

【００９３】バッファＢ４０，Ｂ４２の出力イネーブル
端子にはそれぞれ選択信号ＳＥＬ４０，／ＳＥＬ４０が
与えられる。バッファＢ４１およびインバータＩ４０の
出力イネーブル端子にはそれぞれ選択信号ＳＥＬ４１，
／ＳＥＬ４１が与えられる。加算器ＡＤＤ４０のキャリ
ー入力端子には選択信号／ＳＥＬ４１と同位相の加減算
信号Ａ／Ｓ４０が与えられる。

【００９４】レジスタＲｅｇ４０はブロックＢＫ２−２
の出力端子ｈ_Xに接続される。それにより、レジスタＲ
ｅｇ４０〜Ｒｅｇ４２には出力端子ｈ_Xから与えられる
データｈ₄〜ｈ₇が順次シフトされる。

【００９５】図１４に示すように、サイクルｔ４０にお
いては、選択信号ＳＥＬ４０および選択信号ＳＥＬ４１
が“Ｈ”となる。それにより、レジスタＲｅｇ４０のデ
ータｈ₅がバッファＢ４０を介して加算器ＡＤＤ４０の
一方の入力端子に与えられる。また、レジスタＲｅｇ４
１のデータｈ₄がバッファＢ４１を介して加算器ＡＤＤ
４０の他方の入力端子に与えられる。その結果、加算器
ＡＤＤ４０から出力端子ｉ_Xにデータｉ₄（＝ｈ₄＋ｈ
₅）が出力される。

【００９６】サイクルｔ４１においては、選択信号ＳＥ
Ｌ４０および選択信号ＳＥＬ４１が“Ｌ”となる。それ
により、レジスタＲｅｇ４１のデータｈ₅がインバータ
Ｉ４０を介して加算器ＡＤＤ４０の一方の入力端子に与
えられる。また、レジスタＲｅｇ４２のデータｈ₄がバ
ッファＢ４２を介して加算器ＡＤＤ４０の他方の入力端
子に与えられる。その結果、加算器ＡＤＤ４０から出力
端子ｉ_Xにデータｉ₅（＝ｈ₄−ｈ₅）が出力される。

【００９７】サイクルｔ４２においては、選択信号ＳＥ
Ｌ４０が“Ｈ”となり、選択信号ＳＥＬ４１が“Ｌ”と
なる。それにより、レジスタＲｅｇ４０のデータｈ₇が
バッファＢ４０を介して加算器ＡＤＤ４０の一方の入力
端子に与えられる。また、レジスタＲｅｇ４１のデータ
ｈ₆がインバータＩ４０を介して加算器ＡＤＤ４０の他
方の入力端子に与えられる。その結果、加算器ＡＤＤ４
０から出力端子ｉ_Xにデータｉ₆（＝ｈ₇−ｈ₆）が出
力される。

【００９８】サイクルｔ４３においては、選択信号ＳＥ
Ｌ４０が“Ｌ”となり、選択信号ＳＥＬ４１が“Ｈ”と
なる。それにより、レジスタＲｅｇ４１のデータｈ₇が
バッファＢ４１を介して加算器ＡＤＤ４０の一方の入力
端子に与えられる。また、レジスタＲｅｇ４２のデータ
ｈ₆がバッファＢ４２を介して加算器ＡＤＤ４０の他方
の入力端子に与えられる。その結果、加算器ＡＤＤ４０
から出力端子ｉ_Xにデータｉ₇（＝ｈ₆＋ｈ₇）が出力
される。

【００９９】図１５はブロックＢＫ４の演算を実行する
ための回路を示す図であり、図１６は図１５の回路の動
作を説明するためのタイミングチャートである。

【０１００】ブロックＢＫ４は、直列に接続されたレジ
スタＲｅｇ５０〜Ｒｅｇ５６、レジスタＲｅｇ５７〜Ｒ
ｅｇ６０、バッファＢ５０〜Ｂ５３、インバータＩ５０
〜Ｉ５３、および加算器ＡＤＤ５０〜ＡＤＤ５５を含
む。加算器ＡＤＤ５０，ＡＤＤ５１およびレジスタＲｅ
ｇ５７が演算ブロックＢＬ５０を構成し、加算器ＡＤＤ
５３，ＡＤＤ５４およびレジスタＲｅｇ５９が演算ブロ
ックＢＬ５１を構成する。

【０１０１】バッファＢ５０，Ｂ５１の出力イネーブル
端子には選択信号ＳＥＬ５０が与えられ、インバータＩ
５０およびバッファＢ５２の出力イネーブル端子には選
択信号／ＳＥＬ５０が与えられる。インバータＩ５３お
よびバッファＢ５３の出力イネーブル端子にはそれぞれ
選択信号ＳＥＬ５０，／ＳＥＬ５０が与えられる

【０１０２】加算器ＡＤＤ５２のキャリー入力端子には
選択信号／ＳＥＬ５０と同位相の加減算信号Ａ／Ｓ５０
が与えられ、加算器ＡＤＤ５５のキャリー入力端子には
選択信号ＳＥＬ５０と同位相の加減算信号Ａ／Ｓ５１が
与えられる。加算器ＡＤＤ５０，ＡＤＤ５３，ＡＤＤ５
４のキャリー入力端子には“Ｌ”の信号が与えられ、加
算器ＡＤＤ５１のキャリー入力端子には“Ｈ”の信号が
与えられる。

【０１０３】加算器ＡＤＤ５０はδ′（＝３）の乗算を
行ない、演算ブロックＢＬ５０はδ（＝３８３）の乗算
を行なう。加算器ＡＤＤ５３はε′（＝５）の乗算を行
ない、演算ブロックＢＬ５１はε（＝１６１）の乗算を
行なう。

【０１０４】レジスタＲｅｇ５０はブロックＢＫ３−２
の出力端子ｉ_Xに接続される。それにより、レジスタＲ
ｅｇ５０〜Ｒｅｇ５６には出力端子ｉ_Xから与えられる
データｉ₄〜ｉ₇が順次シフトされる。

【０１０５】図１６に示すように、サイクルｔ５０にお
いては、選択信号ＳＥＬ５０が“Ｈ”となる。それによ
り、レジスタＲｅｇ５０のデータｉ₇がバッファＢ５０
を介して加算器ＡＤＤ５５の一方の入力端子に与えられ
る。また、レジスタＲｅｇ６０からインバータＩ５３を
介して加算器ＡＤＤ５５の他方の入力端子にデータεｉ
₄／２⁵が与えられる。その結果、加算器ＡＤＤ５５か
ら出力端子Ｆ３_Xに変換データＦ₇′（＝−ε／２⁵・
ｉ₄＋ｉ₇）が出力される。

【０１０６】サイクルｔ５１においても、選択信号ＳＥ
Ｌ５０は“Ｈ”となっている。それにより、レジスタＲ
ｅｇ５２からバッファＢ５１を介して加算器ＡＤＤ５２
の一方の入力端子にデータ２ｉ₆が与えられる。また、
レジスタＲｅｇ５８から加算器ＡＤＤ５２の他方の入力
端子にデータδｉ₅／２⁷が与えられる。その結果、加
算器ＡＤＤ５２から出力端子Ｆ２_Xに変換データＦ₅′
（＝δ／２⁷・ｉ₅＋２ｉ₆）が出力される。

【０１０７】サイクルｔ５２においては、選択信号ＳＥ
Ｌ５０が“Ｌ”となる。それにより、レジスタＲｅｇ５
４からインバータＩ５０を介して加算器ＡＤＤ５２の一
方の入力端子にデータ２ｉ₅が与えられる。また、レジ
スタＲｅｇ５８から加算器ＡＤＤ５２の他方の入力端子
にデータδｉ₆／２⁷が与えられる。その結果、加算器
ＡＤＤ５２から出力端子Ｆ２_Xに変換データＦ₃′（＝
−２ｉ₅＋δ／２⁷・ｉ₆）が出力される。

【０１０８】サイクルｔ５３においても、選択信号ＳＥ
Ｌ５０は“Ｌ”となっている。それにより、レジスタＲ
ｅｇ５６のデータｉ₄がバッファＢ５２を介して加算器
ＡＤＤ５５の一方の入力端子に与えられる。また、レジ
スタＲｅｇ６０からバッファＢ５３を介して加算器ＡＤ
Ｄ５５の他方の入力端子にデータεｉ₇／２⁵が与えら
れる。その結果、加算器ＡＤＤ５５から出力端子Ｆ３_X
に変換データＦ₁′（＝ｉ₄＋ε／２⁵・ｉ₇）が出力
される。

【０１０９】このように、この実施例によるＤＣＴ回路
では、１８個の加算器を用いて１次元ＤＣＴが行われ
る。

【０１１０】この実施例におけるブロックＢＫ１，ＢＫ
２−１，ＢＫ２−２，ＢＫ３−１，ＢＫ３−２，ＢＫ４
は、図１７に示される逆ＤＣＴ回路にも用いることがで
きる。逆ＤＣＴ回路では、変換データＦ₀′〜Ｆ₇′か
ら画素データｆ₀〜ｆ₇が求められる。

【０１１１】ブロックＢＫ４に変換データＦ₁′，
Ｆ₅′，Ｆ₃′，Ｆ₇′を与えると、データｉ₄〜ｉ₇
が得られる。ブロックＢＫ３−１に変換データＦ₀′，
Ｆ₄′，Ｆ₂′，Ｆ₆′を与えると、データｈ₀〜ｈ₃
が得られる。ブロックＢＫ３−２にデータｉ₄〜ｉ₇を
与えると、データｈ₄〜ｈ₇が得られる。ブロックＢＫ
２−１にデータｈ₀〜ｈ₃を与えると、データｇ₀〜ｇ
₃が得られる。ブロックＢＫ２−２にデータｈ₄〜ｈ₇
を与えると、データｇ₄〜ｇ₇が得られる。ブロックＢ
Ｋ１にデータｇ₀〜ｇ₇を与えると、画素データｆ₀〜
ｆ₇が得られる。

【０１１２】したがって、図５、図７、図９、図１１、
図１３および図１５に示される回路を用いて逆ＤＣＴ回
路を構成することができる。

【０１１３】

【発明の効果】第１の発明によれば、小さい回路規模で
高速に離散コサイン変換を行なうことができる離散コサ
イン変換方法が得られる。第２ないし第５の発明によれ
ば、小さい回路規模で高速に離散コサイン変換を行なう
ことができる離散コサイン変換回路が得られる。

【０１１４】特に、第２および第３の発明に係る離散コ
サイン変換回路は、より高速に離散コサイン変換を実行
することができる。また、第４および第５の発明に係る
離散コサイン変換回路は、より小さい回路規模で構成さ
れる。

【図面の簡単な説明】

【図１】この発明の第１の実施例によるＤＣＴ方法に用
いられる変換式を示す図である。

【図２】変換データとＤＣＴ係数との関係を示す図であ
る。

【図３】図１の変換式を実行するためのフローグラフを
表わす図である。

【図４】この発明の一実施例によるＤＣＴ方法における
乗算回数を従来のＤＣＴ方法における乗算回数と比較し
て示す図である。

【図５】この発明の一実施例によるＤＣＴ回路における
１つのブロックを実現するための回路を示す図である。

【図６】図５の回路の動作を説明するためのタイミング
チャートである。

【図７】この発明の一実施例によるＤＣＴ回路における
１つのブロックを実現するための回路を示す図である。

【図８】図７の回路の動作を説明するためのタイミング
チャートである。

【図９】この発明の一実施例によるＤＣＴ回路における
１つのブロックを実現するための回路を示す図である。

【図１０】図９の回路の動作を説明するためのタイミン
グチャートである。

【図１１】この発明の一実施例によるＤＣＴ回路におけ
る１つのブロックを実現するための回路を示す図であ
る。

【図１２】図１１の回路の動作を説明するためのタイミ
ングチャートである。

【図１３】この発明の一実施例によるＤＣＴ回路におけ
る１つのブロックを実現するための回路を示す図であ
る。

【図１４】図１３の回路の動作を説明するためのタイミ
ングチャートである。

【図１５】この発明の一実施例によるＤＣＴ回路におけ
る１つのブロックを実現するための回路を示す図であ
る。

【図１６】図１５の回路の動作を説明するためのタイミ
ングチャートである。

【図１７】逆ＤＣＴ回路を実現するためのフローグラフ
を表わす図である。

【図１８】ＤＣＴ方式の画像データ圧縮システムの基本
構成を示すブロック図である。

【図１９】画像データのブロック化を示す図である。

【図２０】８×８画素ブロックおよびＤＣＴ変換された
ブロックを示す図である。

【図２１】２次元ＤＣＴを行なうための構成を示すブロ
ック図である。

【図２２】チェンのアルゴリズムに用いる変換式を示す
図である。

【図２３】図２２の変換式を行列式で表した図である。

【図２４】図２２の変換式を変形した式を示す図であ
る。

【図２５】図２２および図２４の変換式を実行するため
のフローグラフを表わす図である。

【符号の説明】

ｆ₀〜ｆ₇ 画素データＦ₀′〜Ｆ₇′ 変換データＦ₀〜Ｆ₇ ＤＣＴ係数Ｓ₀〜Ｓ₇ 定数ＡＤＤ００，ＡＤＤ１０，ＡＤＤ２０〜ＡＤＤ２４，Ａ
ＤＤ３０〜ＡＤＤ３３，ＡＤＤ４０，ＡＤＤ５０〜ＡＤ
Ｄ５５加算器Ｒｅｇ００〜Ｒｅｇ０８，Ｒｅｇ１０〜Ｒｅｇ１４，Ｒ
ｅｇ２０〜Ｒｅｇ２７，Ｒｅｇ３０〜Ｒｅｇ３５，Ｒｅ
ｇ４０〜Ｒｅｇ４２，Ｒｅｇ５０〜Ｒｅｇ６０レジスタＢ００〜Ｂ０４，Ｂ１０〜Ｂ１２，Ｂ２０〜Ｂ２１，Ｂ
３０〜Ｂ３１，Ｂ４０〜Ｂ４２，Ｂ５０〜Ｂ５３バッ
ファＩ０４，Ｉ１２，Ｉ２０〜Ｉ２２，Ｉ３０，Ｉ３１，Ｉ
４０，Ｉ５０〜Ｉ５３インバータＢＫ１，ＢＫ２−１，ＢＫ２−２，ＢＫ３−１，ＢＫ３
−２，ＢＫ４ブロックなお、各図中同一符号は同一または相当部分を示す。

Claims

(57)【特許請求の範囲】

【請求項１】ＸおよびＫに関する余弦関数Ｃ（Ｋ，
Ｘ）と入力データｆ_Xとの積和により前記入力データｆ
_XからＤＣＴ係数Ｆ_Kを求める離散コサイン変換方法で
あって、前記Ｘは０からＮ−１までの整数を表わし、前
記Ｋは０からＮ−１までの整数を表わし、前記余弦関数Ｃ（Ｋ，Ｘ）を係数Ｃ_KXで置き換え、前記
係数Ｃ_KXは、各Ｋの値についてすべてのＸの値に対し
て、Ｃ（Ｋ，Ｘ）／Ｃ_KX＝Ｓ_K の関係を満足しかつ２のべき乗を含み、前記Ｓ_Kは定数
を表わし、前記係数Ｃ_KXと前記入力データｆ_Xとの積和をデータの
シフトおよび加算を用いて求めることにより各Ｋの値に
ついてＦ_K／Ｓ_Kの値を算出する、離散コサイン変換方
法。
【請求項２】ＸおよびＫに関する余弦関数Ｃ（Ｋ，
Ｘ）と入力データｆ_Xとの積和により前記入力データｆ
_XからＤＣＴ係数Ｆ_Kを求める離散コサイン変換回路で
あって、前記Ｘは０からＮ−１までの整数を表わし、前
記Ｋは０からＮ−１までの整数を表わし、係数Ｃ_KXと前記入力データｆ_Xとの積和をデータのシフ
トおよび加算を用いて求めることにより各Ｋの値につい
てＦ_K／Ｓ_Kの値を算出する複数の加算手段を備え、前記係数Ｃ_KXは、各Ｋの値についてすべてのＸの値に対
して、Ｃ（Ｋ，Ｘ）／Ｃ_KX＝Ｓ_K の関係を満足しかつ２のべき乗を含み、前記Ｓ_Kは定数
を表わす、離散コサイン変換回路。
【請求項３】前記Ｆ_K／Ｓ_Kの値に前記Ｓ_Kを乗算す
る乗算手段をさらに備える、請求項２に記載の離散コサ
イン変換回路。
【請求項４】ＸおよびＫに関する余弦関数Ｃ（Ｋ，
Ｘ）と入力データｆ_Xとの積和により前記入力データｆ
_XからＤＣＴ係数Ｆ_Kを求める離散コサイン変換回路で
あって、前記Ｘは０からＮ−１までの整数を表わし、前
記Ｋは０からＮ−１までの整数を表わし、前記入力データｆ_Xを時系列に受け、係数Ｃ_KXと前記入
力データｆ_Xとの積和をパイプライン処理により求める
ことによりＦ_K／Ｓ_Kの値を算出する複数段の処理ブロ
ックを備え、前記Ｓ_Kは定数を表わし、前記係数Ｃ_KXは、各Ｋの値についてすべてのＸの値に対
して、Ｃ（Ｋ，Ｘ）／Ｃ_KX＝Ｓ_K の関係を満足しかつ２のべき乗を含む、離散コサイン変
換回路。
【請求項５】前記複数段の処理ブロックの各々は、１または複数の加算手段と、前段から時系列に与えられる複数のデータを順次シフト
して保持する保持手段と、前記保持手段に保持された前記複数のデータを選択的に
前記１または複数の加算手段に与える選択手段とを含
む、請求項４に記載の離散コサイン変換回路。