JPH0357654B2

JPH0357654B2 -

Info

Publication number: JPH0357654B2
Application number: JP1166682A
Authority: JP
Inventors: Nobuo Kodera; Junshi Asano
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1982-01-29
Filing date: 1982-01-29
Publication date: 1991-09-02
Also published as: JPS58130627A

Description

【発明の詳細な説明】本発明はジヨセフソンデバイスを用いた集積回
路に係り、直流電源で駆動することを基本とする
誤動作の少ない単位回路に関する。

従来、最も単純なジヨセフソン回路は、１つの
定電流電源をもち、１端にジヨセフソンデバイス
を接続し他端を接地した上、該ジヨセフソンデバ
イスに並列に負荷抵抗を接続した抵抗負荷形回路
（一般にJTL、すなわちジヨセフソントンネリン
グロジツク、と称される回路）であつた。この回
路の欠点は、１回の論理動作を行つたあと、出力
状態が固定（ラツチ）されてしまうことであり、
この対策として断続する電流電源またはゼロ電流
をはさんで正負の電流を発生する交流電流電源が
必要であつた。

すなわち、JTL回路では上記したような交流電
源などを用いて、電源電流を一旦ゼロにすると一
般にラツチが解除され次の論理動作を行わしめる
ことができる。

ところが、現実には論理回路の各部各部にそれ
ぞれ位相を調整した雑音のない交流電流を供給す
るのは困難である。

そこで本発明は、外部からは一定の直流電流を
供給しながら、しかも上記のようなラツチ解除が
成され、JTL回路の論理動作が成される回路分式
を提供することを目的とする。

本発明は基本アイデアとして、ジヨセフソンデ
バイス、つまりゼロ電圧状態と電圧状態の２つの
状態をとり得るもので、その電流電圧特性がいわ
ゆるジヨセフソン接合のそれと相似なスイツチン
グエレメントがスイツチするときの瞬時におい
て、電圧を生じてデバイス抵抗が急上昇する、このためにデバイスがゼロ電圧状態にあつた
時に流れていた電流が急にしや断される、という性質を応用せんとするものである。このス
イツチエレメント（ここでは電流しや断回路と呼
称する）によつて瞬時的に電流をしや断せしめ
て、外部の供給電流が全く直流でありながら前記
したJTL回路を動作させる。

本発明では、前記したスイツチングエレメント
（電流しや断回路）によつて１論理動作ごとに、
電圧パルスを発生させてJTL回路をゼロ電圧状態
にリセツトさせる。このようなパルスによつて状
態復帰を可能にする機構をここではPU機構と呼
称する（ここにPUは“Pulse Unlatching”の略
である。）このPU機構を可能にする回路結線には基本的
に２種類考えられる。それは第１図に示すPULC
回路（ここにLCは“Logic Cell”の略）、および
第２図に示すIPULC回路（ここはＩは倒置
“invevse”の意）である。

まずPULC回路について、第１図を参照してそ
の構成と動作原理を述べる。本発明のPULC回路
では、ジヨセフソンデバイス４（ジヨセフソン接
合、ジヨセフソン量子干渉計など）、結合抵抗６、
パルス発生回路３の三者が超電導線によつて環状
に結合される。デバイス４はここでは磁束入力形
のものとし、これへの入力制御線（太線）に最初
に直流バイアス電流を供給する。このバイアス電
源は図から省略されている。つづいて、主直流電
流源１（大きさI_A）を結合抵抗６の両端に接続し
て主たる回路電流を供給する。このとき、電流し
や断回路３には全く外部磁束が印加されないもの
とするから、３は超電導状態を保つことができ
る。したがつて第１図の全体は、電流源１、デバ
イス４、結合抵抗６からなるJTL回路であるとみ
なされる。デバイス４にバイアス電流による外部
磁束が印加されていたから、本回路への入力電流
は直ちに結合抵抗６を経由して流れる状況ができ
る。このとき結合抵抗６の両端には出力電圧が発
生している。なお、この状態ではデバイス４、電
流しや断回路３に共通に結合する信号入力線７に
は入力信号電流がないものとするから、前記出力
電圧（約２ｍＶ）はNOT動作にあたる出力であ
る。

PULC回路（第１図）において最も重要かつ特
徴的な点は、電流しや断回路３の両端にあらかじ
め、主電流電源１（大きさI_A）と同方向に第２の
副電流電源２（大きさI_B）を結線する。副電流電
源２投入の時間的順序は、入力信号の到来以前で
あればよい。今、電流しや断回路３は前記したよ
うにゼロ電圧状態（超電導状態）にあるから、こ
の副電流電源２からの電流供給は前出の回路状態
（結合抵抗６の両端に出力電圧が発生している状
態）を変化させない。しかし、電流しや断回路３
は電流によつて付勢された状態に入いる。

次にPULC回路に入力信号線７を用いて、入力
電流を印加する。入力信号線をながれる電流の向
きは、ここでは、ジヨセフソンデバイス４の制御
線に印加したデバイス電圧が生じせる磁束をキヤ
ンセルさせる向きとする。したがつて、入力信号
電流がある場合、デバイス４には磁束が印加され
ず、電流しや断回路３に磁束が印加される状態が
できる。このとき、 () 電流しや断回路３の中の内部ジヨセフソン
デバイスが電圧状態に達して、瞬時的に正の電
圧インパルスを発生すると共に、内部デバイス
が高抵抗化して回路電流I_A、I_Bをしや断する、 () ジヨセフソンデバイス４は過去において電
圧状態にあつたが、これに印加される磁束がゼ
ロになり且つ（）のように一時的にデバイス
４をながれる電流がしや断されるに至つたため
に、ゼロ電圧状態（超電導状態）に強制的に転
移させられる、という経緯によつて、TLJデートのデバイス４は
ゼロ電圧状態に転移する。したがつて結合抵抗６
の両端に生じる出力電圧はゼロとなる。すなわ
ち、入力信号電流がある場合、出力電圧がゼロと
なり、本PULC回路系がNOT動作をしているこ
とがわかる。このように出力状態が変化する過程
（）（）で、電流しや断回路３の内部では一旦
電流しや断が起つたあと、再び大きな電流をなが
し得る状態に復帰している。

この状態から、再び入力信号電流を除去した場
合に生ずる回路状態の変化について以下に述べ
る。このとき、再びデバイス４にバイアス磁束が
印加されるからこのデバイスJTL回路の動作原理
にしたがつて電圧状態に転移し、結合抵抗６の両
端に出力電圧（約２ｍＶ）が生じる。このとき電
流しや断回路には磁束がなくなるから、大きな超
電導電流を運び得る状態に復帰している。

以上の説明により、第１図のPULC回路は直流
電源駆動NOT回路として動作できることが明ら
かである。一般にジヨセフソンデバイスには、第
１図のようにただ１本の入力信号線だけでなく２
本以上の磁速入力形などの入力信号線を設けられ
ることは公知である。このとき、単体のジヨセフ
ソンデバイスがAND機能OR機能を持つことも公
知である。したがつて、第１図のNOT回路にお
いて、入力信号線を複数とすることにより、
PULC回路がNAND機能、NOR機能を持つこと
は明らかである。

さらにまた、第１図の回路では、あらかじめデ
バイス４にバイアス磁束を印加しておく構成とし
たが、このバイアス磁束を電流しや断回路の方に
印加する場合にはPULC回路が前記したAND機
能OR機能をもつことは明らかである。

次に本発明の重要な第２の回路、IPULC回路
について、第２図を参照してその機構と動作原理
を述べる。

基本的にIPULC回路は、PULC回路の上下を
逆にしたものである。すなわち、第１図の回路を
倒置しさらに電流源１，２、の向きを同時に逆に
すると、第２図において抵抗５を除去したものに
一致する。さきにPULC回路では、結合抵抗６を
出力端とする構成であつたが、IPULC回路では
デバイス４に並列に負荷抵抗５を新らたに設け
る。出力電圧はこの抵抗の両端に生じるものとみ
なす。以上の説明により、IPULC回路の基本的
な動作原理は、全くPULC回路のそれと一致す
る。

PULC回路における出力波形（電圧および電
流）は、結合抵抗６が負荷抵抗の役割を兼ねるも
のになるため、のちの実施例に示すように、大き
な尖頭値をもつインパルスが重畳したものにな
る。しかもデバイス４、電流しや断回路３、結合
抵抗６からなるループ内の寄生インダクタンスを
小さくしないと回路が動作しない欠点がある。こ
れに対して、IPULC回路では、出力端とすべき
負荷抵抗５を新たに設けている。このため、 (1) 出力波形が歪まない、 (2) 配線によるループ寄生インダクタンスの大き
さを特に問題としなくてよい、 (3) のちの実施例に示すように、論理振幅（０レ
ベルと１レベルの出力または入力信号のレベル
差）が大きくとれる、という長所がある。

なお第２図のIPULC回路のデバイス４の替り
に、公知の電流注入形のDCL回路、CIL回路など
を挿入できることは明らかである。この場合も、
前記した「PU機構」がはたらき、直流電源によ
つてこれらの回路を動作させることができる。こ
のとき電流しや断回路３に結合する磁束結合入力
線７は直接CILまたはDCL回路の電流入力端子に
結合すべきである。またこのとき、電流しや断回
路３に付随する入力制御線３には一定の直流バイ
アス電流を流しておくべきである。

IPULC回路のもつ機能は、基本的にPULC回
路と同様であり、NAND、NOR、AND、
ORNOT、の理論ゲートセルに用いることができ
る。

IPULC回路、PULC回路に共通に、さらに次
のような新らたな回路の使用方法がある。すなわ
ち、IPULC回路を例にとると第５図のように２
つ以上のIPULC回路を並べ、第１段の出力電流
を第２段の入力電流として結合する。第２段の出
力電流は、例として、伝送線７に結合しマツチン
グのとれたインピーダンス、すなわち終端抵抗８
で終端するとする。各段への供給電流は、直流電
流電源１，２、から供給される。本回路は、入力
端ａ，ｂ，ｃからの入力信号を得て、伝送線に出
力を送る構成であるが、１つの論理動作が終る毎
に端子Ｓから回路全体にリセツトパルス（クロツ
クパルスなど）を供給して回路全体をリセツトす
ることができる。第５図はその構成別の一つであ
る。

つぎに、PULC回路、IPULC回路に共通に用
いられる電流しや断回路３について説明する。電
流しや断回路は、第３図、第４図に示すように１
つまたは２つのジヨセフソンデバイス３１，３２
を直列に接続し、これに並列にインダクタンス３
３（大きさＬ）と小さな抵抗３４（大きさｒ）を
直列接続したものを接ないで構成する。この電流
しや断回路の動作は、入力信号線３７に入力信号
電流がながれるときその両端のパルス電圧を発生
することである。まづ簡単に、一定の電流がこの
回路に（第３図、第４図の上および下の端子を用
いて）供給されでると考える。このとき電流しや
断回路はゼロ電圧状態（超電導状態）にある。回
路内部ではデバイス３１および３２が超電導状態
であり、回路電流はすべてデバイス３１，３２を
経由して流れている。このとき、入力信号線３７
に信号電流をながす。そうすると、デバイス３
１，３２のながし得る最大（許容）超電導電流が
小さくなつてデバイスはゼロ電圧状態にいられな
い。したがつてデバイスを流れる電流はしや断さ
れて、回路電流はインダクタンス３３および小抵
抗３４のルートを通つて流れるようになる。しか
し、この電流の流路変更に際しては、インダクタ
ンス３３のもつ固有の遅延により、流路変更の瞬
時において電流しや断回路全体を流れる電流がし
や断され得る。厳密には、この電流しや断回路３
に並列な別の電流路が接続されているときにこの
現象が生起する。この瞬時において電流しや断回
路の両端（第３図、第４図の上下の端子）には、
デバイスに固有なギヤツプ電圧に相当する尖頭パ
ルス（impulse）電圧が発生する。この電流しや
断の時間は30〜50psまたはそれ以下である。この
あと、回路電流は定常的にインダクタンス３３と
小抵抗３４を経由して流れる。このとき、電流し
や断回路は小抵抗３４の値ｒと回路電流の大きさ
できまる小さな電圧を発生する。この値は0.6ｍ
Ｖ〜0.3ｍＶまたはそれ以下である。（小抵抗３４
の値ｒをさらに小さくとると、この電圧をゼロに
することもできる。これは、ジヨセフソン接合の
セルフリセツトとして公知である。しかし、電流
しや断回路内で共振現象が起きやすく、好ましく
ない場合がある。）小抵抗３４の大きさｒがゼロ
でない有限の値をもつことは、電流しや断回路内
のデバイス３１，３２とインダクタンス３３から
なるループ内に環状電流（超電導電流）が残らな
いために必要である。もし小抵抗３４がないと、
前記した入力信号が入つたあと、デバイス３１，
３２とインダクタンス３３が超電導的に結合され
るのでループ内に永久電流が残存する。この現象
は、PULC回路、IPULC回路の動作を妨げるの
で好ましくない。

つぎに入力信号線３７の信号電流がゼロになつ
た場合、ジヨセフソンデバイス３１，３２に流し
得る最大（許容）超電導電流はもとの大きな値に
回復する。PULC回路、IPULC回路内にある電
流しや断回路３はこのとき、自動的にゼロ電圧状
態（超電導状態）に復帰する。ただし小抵抗３４
が接合のノーマル抵抗R_NNの値またはそれ以上で
あると、電流しや断回路はこのときゼロ電圧状態
に復帰できない。以下の実施例では、小抵抗３４
の値を0.1Ωにとつている（この値は設計により
変えられる）。

なお、この電流しや断回路内にダンピング抵抗
を、例えばデバイス３１，３２の両端あるいはイ
ンダクタンス３３の両端に挿入することは差支え
ない。ただし余りに大きい値は回路動作を阻害す
るので好ましくない。

以下、本発明を具体的な実施例によつて説明す
る。はじめにPULC回路について２例、さらに
IPLC回路について２例を順に追つて述べる。

ここでの実施例では、用いるジヨセフソンデバ
イスを磁束結合入力型の絶縁物障壁層をもつジヨ
セフソン接合とした。接合のギヤツプ電圧V_gは
2.8ｍＶ、障壁層を通る超電導トンネル電流につ
いて（最大）超電流トンネル電流J_Cは1000A／cm²
とした。接合はP^b合金系金属薄膜で作用し、そ
の接合面積は２種類、25μｍ角、12.5μｍ、とし
た。このとき接合のノーマル抵抗R_NNは、25μｍ
角、12.5μｍ角のそれぞれについてR_NN（25）＝
0.27Ω、R_NN（12.5）＝1.1Ωとした。また接合容量C_J
は、それぞれC_J（25）＝25PF、C_J（12.5）＝6.2PFと
した。以下の実施例ではすべて、電流しや断回路
３のインダクタンスＬを10PHとし、またその小抵
抗R_Sを0.1Ωとした。また電流しや断回路内で用
いる接合はすべて25μｍ角のもの（以下簡単のた
めに、これをJJ（25）と表記する）を用いた。ま
たJTL回路を構成するジヨセフソンデバイス４と
してはJJ（25）とJJ（12.5）の２種類を用いた。

A.PULC回路（その１）第６図に示す結線（図中Ｘはジヨセフソン接合
をあらわす）において、接合４，３１，３２はす
べてJJ（25）とし、結合抵抗６の値R_CPは0.46Ωに
選んだ。また電流しや断回路内には２個の接合３
１，３２を直列にして使用した。主回路電源電流
I_Aは3.45ｍＡとし、これを結合抵抗６の両端にあ
たる２点から給電した。また副回路電源電流I_Bも
3.45ｍＡとし、これを電流しや断回路の両端にあ
たる点から給電した。また、JTL回路を構成すべ
きデバイス４に付随するバイアス制御線には一定
の電流4.3ｍＡを別電源から給電した。入力信号
のレベルは、論理値「１」に対応するとき4.3ｍ
Ａ、論理値「０」に対応するとき０ｍＡとした。
この入力信号電流は、デバイス４と電流しや断回
路３とに共通に入力信号線７によつて結合させ
た。

入力信号電流Iⁱⁿは、第７図の○印および縦線で
示されるように、時刻ｔに対して０≦ｔ≦100ps；Iin＝０ｍＡ 100≦ｔ≦350ps；Iin＝4.3ｍＡ 350≦ｔ≦600ps；Iin＝０ｍＡ 600≦ｔ≦850ps；Iin＝4.3ｍＡ 850≦ｔ≦1000ps；Iin＝０ｍＡに設定した。

このとき得られる結合抵抗６（R_CP＝0.46Ω）
の両端の出力電圧Voutは、第７図に示されるよ
うに、入力「１」に対してVout(1)＝0.6ｍＶ、入
力「０」に対してVout（０）＝1.3ｍＶであつた。
この結果は計算機シミユレーシヨンによつて得ら
れたものである。この出力応答Vout（ｔ）は、第
７図のように、入力が１になつた直後でそのまま
Vout(1)の値に漸減するのではなく一旦非常に大
きな値2.3ｍＶまで急増したあと反転して急減し
最終的にVout(1)＝0.6ｍＶに落ちつく特徴があ
る。いずれにしても、本PULC回路がNOT論理
動作を行つていることが明らかである。また、電
流しや断回路３の両端の電圧V_Pの変化も第７図
中に示されるが、入力「０」のときは０ｍＶの状
態にあり、入力「１」のときは定常的には0.6ｍ
Ｖの電圧を保つている。しかし入力信号「１」が
印加された直後は約1.7ｍＶの尖頭値をもつイン
パルスを発生して而後0.6ｍＶの値に落ちつく特
徴がある。また、入力信号が「０」になつた直後
にはプラズマ振動をともなつて自動的にゼロ電圧
状態に復帰していることが明らかである。またこ
のときのスイツチング遅延は50ps以下である。こ
の結果PULC回路が直流電源で論理動作を行うこ
とが証明された。

B.PULC回路（その２）本実施例では、さきのPULC回路（その１）と
は異なり、JTL用デバイス４として12.5μｍ角の
接合JJ（12.5）を用いた。その結線図は第８図に
示されるが、JJ（12.5）の使用にともなつて結合
抵抗６を大きくしR_CP＝1.85Ωに変更した。また
このとき、主回路電源電流を小さくしI_A＝1.0ｍ
Ａとした。副回路電源電流の大きさI_Bその他の回
路条件はさきの第６図の場合と同様である。

このとき得られる回路応答は第９図に示される
が、この場合もさきの第７図と同様、PULC回路
が直流電源によつてNOT論理動作を行うことが
証明されている。第９図の例では、入力「０」の
ときの出力Vout（０）は約1.5ｍＶと前例より大
きくなつている。また、入力「１」のときの出力
Vout(1)はかわらず0.6ｍＶとなつている。この結
果、前例では論理振幅（電圧）はVout（０）−
Vout(1)＝0.7ｍＶであつたが、ここでは論理振幅
は0.9ｍＶに増大している。これら２つの実施例
に共通にVout(1)の値は０ｍＶではなく0.6ｍＶに
なることがPULC回路の１つの特徴である。

C.IPULC回路（その１） IPULC回路はPULC回路のもつ欠点、 (1) 出力波形に尖頭値をもつパルス（インパル
ス）が重畳する、 (2) 入力「１」のときの出力レベルが０ｍＶにな
らない、を克服すべく改良されたものである。さらにまた
PULC回路では、結合抵抗６に並列に寄生インダ
クタンスが入いると回路動作が著しく困難になる
場合があつたが、IPULC回路では負荷抵抗５を
別に設けることでこの困難を緩和している特長を
もつ。

本実施例のIPULC回路では、第１０図にその
結線を示すように、電流しや断回路３においてた
だ一つのジヨセフソン接合３１に25μｍ角のJJ
（25）を使用した。また結合抵抗６の大きさR_CP
は0.46Ω、JTL回路の負荷抵抗５の大きさR_Lは
0.46Ωに選んだ。主および副電源電流の大きさは
I_A＝I_B＝3.45ｍＡとしたから、結合抵抗と電流し
や断回路３の接点への電流は正の値（I_A＋I_B）と
して6.9ｍＡに、電流しや断回路とJTL回路の接
点への電流は負の値（−I_B）として−3.45ｍＡに
選んだ。

入力信号電流Iinは第１１図の○印および縦線
で示されるように、時刻ｔに対して０≦ｔ≦250ps；Iin＝０ｍＡ 250≦ｔ≦500ps；Iin＝4.3ｍＡ 500≦ｔ≦750ps；Iin＝０ｍＡ 750≦ｔ≦1000ps；Iin＝4.3ｍＡに設定した。

このとき得られる負荷抵抗５の両端の出力電圧
Voutは第１１図に示されるように、Vout(1)＝０
ｍＶ、Vout（０）＝0.7ｍＶであつた。また出力電
圧はVout（０）／R_L＝1.5ｍＡであつた。時刻ｔ
に対するVoutの変化はほゞ方形であり、出力波
形Vout（ｔ）は尖頭値パルスを含まないことが明
らかである。なお図中V_Pは電流しや断回路３の
両端の電圧をプロツトしたものである。IPULC
回路もまた、第１１図につて、直流電源によつて
駆動されてNOT論理動作を行つていることが証
明される。

D.IPULC回路（その２）本実施例のIPULC回路では、第１２図に示す
ようにさきのIPULC回路（その１）と異なり、
電流しや断回路３に２つのジヨセフソン接合３
１，３２を用いている。いずれも25μｍ角の接合
である。また、結合抵抗６、負荷抵抗５の値をひ
としく、R_CP＝R_L＝0.69Ωに設定している。他の
回路条件はIPULC回路（その１）の例と同様で
ある。

このとき得られる負荷抵抗５の両端の出力電圧
Voutは第１３図に示されるように、Vout(1)＝０
ｍＶ、Vout（０）＝１ｍＶであつた。また出力電
流はVout（０）／R_L＝1.5ｍＡであつた。同図中
には電流しや断回路の両端の電圧V_Pの変化もあ
わせて示されている。このV_Pは、入力論理値
「１」のとき、まず1.6ｍＶに達する尖頭値パルス
を生じたあと定常値として約0.5ｍＶの値に落ち
ついている。さらにまた、入力論理値「０」のと
き、まずプラズマ振動をともなつて０ｍＶの定常
値に落ちつちている。このときのスイツチング遅
延は50ps以下である。このIPULC回路もまた、
第１３図によつて直流電源によつて駆動されて且
つNOT論理動作を行つていることが証明された。

なお以上の４つの実施例のうちでは最後のＤ例
が最も出力波形が矩形波に近く、論理振幅が大き
く、かつ負荷駆動能力が優れているので好まし
い。

以上述べたごとく本発明によれば、電流しや断
回路による電流しや断作用（PU機構）により、
従来は断続電源または交流電源でしか駆動できな
かつたJTL等のラツチング回路系が直流電流電源
で駆動できる。また、電流しや断回路のノンラツ
チング動作により、従来避けられなかつたハング
アツプによる回路誤動作の危険を低減できる。こ
れらにより、ジヨセフソンデバイスを用いた集積
回路チツプの設計において、チツプ上に交流電源
給電系に搭載する必要がなく高集積化が可能とな
る。また抵抗性負荷を駆動できるため、チツプ外
の外部回路を駆動する能力に優れる。さらに本発
明の回路だけで、OR、AND、NOT、NAND、
NOR、など完全な論理動作を行い得るため、マ
スタスライス用基本論理ゲートセルとして使用で
きる。したがつて本発明の工業的利用価値は大き
いものがある。

【図面の簡単な説明】

第１図、第２図は本発明の回路構成を説明する
図、第３図、第４図は本発明の電流しや断回路の
構成を説明する図、第５図は本発明の回路の使用
方法の一つを示す図、第６図、第７図および第８
図、第９図はそれぞれ、本発明のPULC回路の実
施例と計算機シミユレーシヨンによる出力応答波
形を示す図、第１０図、第１１図および第１２
図、第１３図はそれぞれ、本発明のIPULC回路
の実施例と出力応答波形を示す図である。１，２……直流電流源、３……電流しや断回
路、４……ジヨセフソンデバイス、５……負荷抵
抗、６……結合抵抗、３１，３２……ジヨセフソ
ンデバイス、３３……インダクタンス、３４……
小抵抗。

Claims

【特許請求の範囲】１ジヨセフソンデバイス、結合抵抗、電流しや
断回路の三者を環状に結線し、該電流しや断回路
の両端に第１の直流電源を接続し、該結合抵抗の
両端に第２の直流電源を接続し、該結合抵抗の両
端電圧または電流を出力とする超電導電子回路で
あつて、上記電流しや断回路は超電導状態と抵抗
状態を有し、かつ上記電流しや断回路を流れる電
流の上記第１および第２の直流電源による電流成
分の向きが同一と成るごとくに上記第１および第
２の直流電源を接続したことを特徴とする超電導
電子回路。２特許請求の範囲第１項に記載の電流しや断回
路はインダクタンスと抵抗との直列回路と、少な
くともひとつのジヨセフソンデバイスとを並列に
結線したものとする超電導電子回路。３特許請求の範囲第１項に記載の電流しや断回
路はインダンクタンスと抵抗の直列回路と、複数
のジヨセフソンデバイスの直列回路とを並列に結
線したものとする超電動電子回路。４負荷抵抗を並列接続したジヨセフソンデバイ
ス、結合抵抗、電流しや断回路、の三者の環状に
結線し、該電流しや断回路の両端に第１の直流電
源を接続し、該結合抵抗の両端に第２の直流電源
を接続し、該負荷抵抗の両端電圧または電流を出
力とする超電動電子回路であつて、上記電流しや
断回路は超電導状態と抵抗状態を有し、かつ上記
電流しや断回路を流れる電流の上記第１および第
２の直流電源による電流成分の向きが同一と成る
がごとくに上記第１および第２の直流電源を接続
したことを特徴とする超電導電子回路。５特許請求の範囲第４項に記載の電流しや断回
路はインダクタンスと抵抗との直列回路と、少な
くともひとつのジヨセフソンデバイスとを並列に
結線したものとする超電導電子回路。６特許請求の範囲第４項に記載の電流しや断回
路はインダクタンスと抵抗との直列回路と、複数
のジヨセフソンデバイスの直列回路とを並列に結
線したものとする超電導電子回路。