JPH035102B2

JPH035102B2 -

Info

Publication number: JPH035102B2
Application number: JP1217654A
Authority: JP
Inventors: Furiirinku Hendoritsuku
Original assignee: Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 1980-04-23
Filing date: 1989-08-25
Publication date: 1991-01-24
Also published as: DE3115453C2; NL8002346A; FR2481485B1; AU544216B2; DE3115453A1; GB2074819A; GB2074819B; JPH023577B2; SE8102494L; FR2481485A1; CH654126A5; CA1164968A; JPH02180450A; AU6959781A; SE449801B; IT8121288A0; JPS56169453A; US4418386A; IT1135779B

Description

【発明の詳細な説明】本発明は１個又は複数個のデータ発信機と１個
又は複数個のデータ受信機とを少なくとも１個の
論理レベル（０又は１）を転送するのに適した少
なくとも１個の転送媒体から成る通信装置に接続
した通信装置に関するものである。

このような多局発信・受信機システム、殊にデ
ータ発信機と受信機が少なくとも一部マイクロプ
ロセサのような信号処理装置から成るシステムは
知られている。所謂チツプ上に回路要素を一層集
積化した形態をしているマイクロ−エレクトロニ
クスが利用し易くなつてきたためコストをきりつ
めなければならない分野、例えばビデオ装置、オ
ーデイオ装置等のような消費装置の分野でマイク
ロエレクトロニクスが利用される時代がきてい
る。回路網（例えば、ビデオ回路網又はオーデイ
オ回路網）内で別々の装置間に協動関係を得る必
要があつたり又は、得たい時、種々の部分間にコ
ミユニケーシヨンが必要となる。この場合これら
の装置なり部分なりのいくつかの装置即ち部分が
データ発信機又はデータ受信機として働らき、中
にはこの両機能を併有するものもある。いくつか
のデータ発信機及び受信機を具えるシステムでは
相互間のコミユニケーシヨンをまかなうため所謂
通信バスを用いることが知られている（これにつ
いては「ユーロマイクロニユースレター」、
1976年10月、第２巻、第４号、第５頁にのつてい
るカサグリアの論文その他を参照されたい）。而
して今迄は通信バスは十分な容量を有していた。
即ち、通信バスは何本かのラインを有し、コミユ
ニケーシヨンの円滑な実施を保証していた。４ラ
インバスや８ラインバスを具備するシステムは広
く知られている。而して発信機と受信機との間の
コミユニケーシヨンの同期の問題に最もダイレク
トにアプローチするには４本のラインを必要と
し、少なくとも１本をデータラインとし、３本を
初期接続ラインとするものである。この解決法
（例えばフオールジヨイントコンピユータコ
ンフアレンスの論文集（1972年）の第719〜740頁
参照）によれば、モジユールが互の処理速度を知
る必要なくしてモジユール間でコミユニケーシヨ
ン（通信）を交わすことができる。しかし、この
種の通信バスはあまりにも複雑でコストをきりつ
めねばならない分野で使用するには高価すぎるこ
とが多い。そこで通信バス、従つて通信バスを使
つて実行される通信ができるだけ簡単で且つ安価
である解決策が求められてきた。この点で転送ラ
インの数が最少のバスが適しているる。ここで最
少とは少なくとも１個の論理レベル（０又は１）
を転送するのに適している少なくとも１個の転送
媒体を意味する。而してこの転送媒体は実際には
同軸ケーブル、より二線式伝送線路、無線回路又
は光フアイバ線路とすることができる。後の二つ
の場合は、例えば少なくとも論理レベル０又は１
で搬送波又は赤外線若しくは可視光ビームを変調
して通信を行なう。前述したタイプの多局発信・
受信機データ処理システムは
「EUROMICRO1976」として知られている論文
集の第299〜303頁にのつているアール・ソンマー
（R.Sommer）の「コーバス、アフアームウエ
アコントロールドデータトランスミツシヨ
ンシステム」（Cobas、ａ firmware
Controlled data transmission system）で公表
されている。コーバスは同軸バスの代りになるも
ので、これを使えばマイクロプロセサを具える多
数の局間で通信を行なうことができる。しかしこ
のシステムは低コストという要求を満足すること
ができない。また各プロセスでのタイミングにつ
いての要求も可成りきびしいものである。即ち円
滑に通信を実行するためには一方のプロセサが他
方のプロセサのビツト周期を知つていなければな
らない。而してこれは各プロセサに高価な水晶発
振器を設けるか若しくはシステムに中央クロツク
手段を設けるか又は組立後タイミング回路を微調
整する（これは高価につき信頼性も悪い）必要が
あることを意味する。

廉価で信頼性の高い解決策はまた簡単な解決策
でもある。その理由はこの種のシステムでは（例
えば消費者の手許で）動作させられる時特別な微
調整その他の適合手段を必要としないからであ
る。これは後刻新規にデータ発信機及び／又は受
信機をつけ加えることがそのシステムの特徴であ
るという場合にも一層よくあてはまる。

本発明の目的は上述した低コストで信頼性が高
く簡単でしかも後刻拡張できるという要求を満足
する解決策を提供するにある。

この目的を達するため本発明はデータ発信機ま
たはデータ受信機の少なくとももいずれか一方を
有し、かつ接続されるべき通信バス上での情報伝
送に関する動作に能動的に参加する通信装置にお
いて、前記通信バスが当該通信装置を行うべき通
信に関する動作に対して準備完了状態であるか否
かを第１の時間間隔に基づいて判定する第１の検
出手段と、前記通信バスが上記動作に関連する動
作に対して準備完了状態であるか否かを前記第１
の時間間隔より長い第２の時間間隔に基づいて判
定する第２の検出手段と、少なくとも１つの制御
入力端および少なくとも１つの制御出力端と、前
記第２の検出手段により前記第２の時間間隔が経
過したことが検出された後に、前記制御出力端を
介して、前記通信バス上の「準備完了」を示す論
理レベルを「使用中」を示す論理レベルに切り換
える切り換え手段と、前記制御入力端子を介して
前記通信バス上の「使用中」を示す論理レベルが
受信され、かつ前記第１の検出手段により少なく
とも前記第１の時間間隔が経過したと判定されて
いる場合に、前記制御出力端を介して「使用中」
を示す論理レベルを前記通信バスに供給する供給
手段と、を具備していることを特徴とする。

このような本発明によれば通信装置内に存在す
るクロツク信号発生器間に十分大きな公差の差異
を許すことができる。これらの公差は計算にいれ
られる。即ち公差が大きくなればなるほど第２の
時間間隔公差因子（Ｒ）に対する依存性があるた
め長くなる。これは通信速度が落ちることを意味
するが、課せられた要求に悪影響を与えない。注
意すべきことはこれらの通信装置、殊に消費者通
信装置では何本かのライン（例えば４又は８等）
を具える通信バスの使用が禁止されていない一層
専門家向きのシステムにおける程通信速度が重要
でないことである。

多局発信・受信データ処理装置では原理的に２
種類の発信・受信機、即ち能動的なユニツト
（active unit）と受動的なユニツト（passive
unit）が含まれ得る。この意味は次の通りであ
る。

−能動的なユニツトは独立して通信に関する動作
に積極的に関与するものを云う。以後この範疇
のユニツトを「モジユール」とも称することが
ある。このような発信・受信機は通信装置のマ
スタとすることができる。またこれらの能動的
な発信・受信機は選択により受動的なユニツト
となることもあるし、更には他の能動的な発
信・受信機の方が優先順位が高いため受動的な
ユニツトにならざるを得ないこともある。後者
の場合これらの発信・受信機はシステム内でス
レーブとして働らくことがある。

−受動的なユニツトは通信接続を得るために独立
してイニシアテイブをとることができないもの
を云う。それ故この種類の発信・受信機は通信
装置内でスレーブとなるしかない。

（上述したところと同様に）以下の説明でも
「能動的なユニツト」（active participant）と云
われる場合は所定の瞬時に於て通信（コミユニケ
ーシヨン）に関する動作に実際に参加する能動的
なデータ発信機及び／又は受信機を意味する。
（なお、これは存在する全ての能動的なデータ発
信・受信機である必要はない。その理由は、何時
でも全部が参加を希望しているという訳ではない
からである。）ここでも注意すべきことは明らか
にデータ発信機となつたりその逆になつたりする
ことかあり得ることである。本発明は能動的なユ
ニツトはどれも実際に通信に関する動作に参加す
る機会を与えなければならないという事実を認識
した上でなされたものである。クロツクの公差に
差異があるということがクロツクが遅すぎる能動
的なユニツトは参加できないということの原因で
はない（その理由は、このようなユニツトは通信
に関する動作に参加できるよう十分迅速に応答す
る訳ではないからである）。この目的を達成する
ため全ての能動的なユニツトが実際に参加できる
ようにする前記の第１の時間間隔と第２の時間間
隔（例えば、T_Ai及びT_Bi）を導入することにより
所謂「インダクシヨン機構」（indiction
mechanism）を導入する。これは以下のように
説明することができる。今何個かのモジユールが
バスを使用したがつていると仮定する。これらの
モジユールがバスを使用するにはバスの「準備が
完了」する迄十分長い時間待たねばならない。ま
た第１のモジユールルの局部クロツク信号発生器
が第２のモジユールの局部クロツク信号発生器よ
りも高速であると仮定する。こうすると（T_Siの
後）第１のモジユールの方が第２のモジユールよ
りも早くバスが空きである（これは準備完了を意
味する）ことを知る。このため第１のモジユール
がバスを使用（バスを「占有」）し始める。この
時インダクシヨン機構により第２のモジユール
（これはこの間に瞬時T_A2を検出してある）も他
のモジユール（第１のモジユール）がバスの使用
を開始したことを検出した後これらに応答してバ
スの使用を開始する。

データ発信機及びデータ受信機の応答時間とい
う用語はこのようなモジユールがデータビツトに
応答するのに必要な時間に関するものである。平
たく云えば応答時間は上述したようなモジユール
Mi毎の因子Vi＞１とクロツク信号持続時間との
積である。

また以上の発明で既に何回も「通信に関する動
作」という用語を用いたが、一つの通信（コミユ
ニケーシヨン）は実行すべき何個かの動作から構
成されるものである。このような動作には下記の
ものがある。

何個かの能動的なユニツトが通信接続を樹立す
るために（「開始」）の要求を出すこと −優先順位及び／又はアドレスデータに基づい
て通信接続を要求している何個かの能動的なユ
ニツトから一つを選択する手続（マスタ選択）
を実行すること −このマスタによりこの通信でスレーブとなる発
信・受信機との接続を樹立すること（所謂「オ
ープン−スレーブ」段階）。

−データ転送自体本発明に係る上述したインダクシヨン機構は殊
に第１の２個の動作にとつて重要である。ここで
は２個以上の能動的なユニツトがクロツクの公差
を無視して参加できねばならない。最後の２個の
動作についてはこれはも早や重要ではない。その
理由は、マスタとアドレスされてマスタとのデー
タ転送に入るスリーブとの間の直接の接続が問題
であるからである。マスタはどのユニツトがスレ
ーブであるかを知つているから、マスタはスレー
ブの応答時間を知つており、データ転送に当りこ
の応答時間を考慮に入れることができる。実際に
はデータ転送速度をマスタとスレーブとの間の関
連状況に適合させることができる。これにより高
い速度が実現できる。もつとゆつくりと応答する
データ発信・受信機は考慮に入れる必要はない。

本発明通信装置で通信に関する動作に積極的に
参加するのに適したデータ発信機及び／又は受信
機はデータ発信機及び／又は受信機が少なくとも
１個の制御入力端子CRと１個の制御出力端子
CWとを具え、データ発信機及び／又は受信機内
の前記手段が第２の検出手段で前記第２の時間間
隔（例えばT_Bi）が経過し終わつたことを検出し
た後制御出力端子を介して通信バス上の論理レベ
ル「準備完了」を論理レベル「使用中」に切替
え、他の能動的なメンバーによりバス上に出力さ
れた論理レベル「使用中」を制御入力端子CRを
介して受け取つた時制御出力端子CWを介して論
理レベル（使用中１を出力し、またその間にデー
タ発信機及び／又は受信機自体が第１の検出手段
により少なくとも第１の時間間隔（例えばT_Ai）
が経過した終つたことを検出してしまつており、
従つてデータ発信機及び／又は受信機が活性化さ
れて関連動作の実行に参加できるようにする。

実際には上記データ発信機及び／又は受信機が
前記手段を含むプログラム化された機能手段を具
え且つ入力端子が前記制御入力端子として働らき
出力端子が前記制御出力端子として働らくデイジ
タル信号処理装置であることが起こる。

上述したようにデータ発信機及び／又は受信機
としてデイジタル信号処理装置を使用する場合は
データ発信機及び／又は受信機に対して論理レベ
ル「準備完了」／「使用中」変化検出器を設け、
これが通信バス上での「準備完了」／「使用中」
変化を検出した時それまでに少なくとも第１の時
間間隔が経過し終えたことをも検出していた場合
は短い応答時間でデータ発信機及び／又は受信機
自体が制御出力端子CWに論理レベル「使用中」
を供給できるようにすれば改良される。このよう
にすれば発信・受信機の応答時間が短かくなり、
従つて通信速度が高くなる。

データ発信・受信機のタイプの点で適用可能で
あるか経済的に見て妥当である場合は応答時間の
点が魅力的な解決策が得られる。この目的を達成
するためデータ発信機及び／又は受信機は第１の
部分DL１と第２の部分DL２とを設け、第１の部
分DL１にデータ発信機及び／又は受製機の主た
る機能を持たせ、これを少なくとも１個の要求出
力端子REQと固定応答入力端子ACKとを介して
対応する要求入力端子REQと肯定応答出力端子
ACKとを具える第２の部分DL２に接続し、この
第２の部分DL２に更に通信バス通信に関する動
作を実行する準備が完了しているか否かを検出す
る前記手段HSを持たせ、この目的でこの第２の
部分を前記制御入力端子CR及び制御出力端子
CWを介してバス（例えば、Ｃ）に接続できるよ
うにする。更に具体的なものは前記第２の部分
DL２に識別子比較手段IDCOMPを持たせ、これ
により通信バスにのつて送られてきた識別子を当
該データ発信機及び／又は受信機自体の識別子と
比較できるようにする。

上記実施例の特別な変形例では第２部分の前記
手段に読み出し専用メモリROMと、アドレスカ
ウンタADCRと、論理AND機能要素１４０とを
持たせ、読み出し専用メモリをアドレスカウンタ
でアドレスできるようにし；要求入力端子REQ
を介して最初に要求信号を受け取つた後バスが
「空き」になつた状態を受けて、第１の部分から
クロツク信号発生器入力端子Clを介して供給され
るクロツク信号をアドレスカウンタが教え、第１
の時間間隔（例えばT_Ai）を表わす金数位置に達
した時アドレスされた読み出し専用メモリが論理
AND機能要素１４０を準備する出力ビツトを出
力し；第２の時間間隔（例えばT_Bi）を表わす計
数位置に到達した時又は制御入力端子CRを介し
てバス「準備完了」信号がバス「使用中」信号に
切り替わり、カウンタADCRがAND機能要素１
４０を介して第２の時間間隔（例えばT_Bi）の計
数位置に押しやられるや否か、この時アドレスさ
れる読み出し専用メモリの記憶位置が制御出力端
子に論理レベル「使用中」を出力するように構成
する。

最後に注目すべきことはアドレスカウンタ
ADCRを介してアドレスされた読み出し専用メ
モリROMが識別子比較手段IDCOMPと協働して
識別子の比較を実行するのに適合しているように
構成したことである。

以下図面につき本発明を詳細に説明する。但し
本発明は以下に述べる実施例に限定されるもので
はない。

第１図はバスを介して行なわれる通信を構成す
る動作群を示す。

−バスが通信に関係する動作に対して準備完了と
なる迄待つ（ブロツク２０）。なおバスが十分
長い時間何の動作も示さない時そのバスは「準
備完了」と看做す。またここで大事なことは、
能動的ユニツトが全てこの「準備完了」という
状況を知り、全ての能動的ユニツトが次の動作
に関与できるようになるという事である。

−アービトレイシヨン（arbitration）（ブロツク
２２）が次の動作であつてこれは優先順位及び
識別データ又はそのいずれか一方に基づいて選
択手続を実行することに関係する。これにより
どのモジユールが情報転送系のマスタとなるか
が決まる。

−スレーズ選択（ブロツク２４）上述したところ
により決まつたマスタから宛先アドレスが発せ
られる。そして全てのモジユールがこの宛先ア
ドレスを自己の識別子（識別データ）と照合
し、両者が一致することが判明した発信局又は
受信局がスレーブとなる。これが所謂「オープ
ン−スレーブ」（opem−slave）段階である。

−通常このスレーブとなることになつた発信局は
受信局からマスタに識別子が知らされ、これに
よりマスタ側で正しいスレーブが選択されたか
否かチエツクされる（ブロツク２６） −データ伝送（ブロツク２８）。伝送すべきデー
タをバスを介して転送する。バスが再度開放
（所定の時間内に何の動作も起こらないこと）
されたことをスレーブが検出した時スレーブは
データ伝送が終了されたと判断する。アービト
レーシヨンとスレーブ選択が済んだ後は２地点
間接続が存在するのが普通であるから、他の時
間的制約は適用しなくてもよい。これら時間的
制約は適用しなくてもよい。これら時間的制約
は当該マスタ−スレーブ配置に対して最適にな
るように選び、データ転送速度を高めることが
できる。またデータ転送に際し、ビツト転送誤
りに対する保護を施すことができる。これは受
信側から各ビツトを戻し（エコー）、発信側で
受け取つたビツトを送出したビツトと照合する
所謂「ビツト−エコー」法により達成すること
ができる。

ブロツク２６の他にブロツク２８が何時でもあ
るという訳ではないことに注意されたい。スレー
ブをオープンし終えたマスタがその通信命令を終
了させる場合があるからである。

本発明装置では情報が１ビツトづつ順次少なく
とも１個の転送媒体を介して転送されるが、前述
したように中央クロツク、水晶発振器又はタイミ
ング回路を使用しないか使用できない場合はこれ
により同期問題が生ずる。

本発明に係る「インダクシヨン」原理によれば
システム内の諸クロツク（これはモジユール毎に
設けることもできるし、モジユール群毎に設ける
こともできる）に許容差（公差）を持たせること
ができる。今１個の能動的な発信及び／又は受信
機当り許容差R_i（R_i＝T_imax／T_imin）があるものと仮定する。例えばずれが−20％から＋80％迄の範囲で
あればR_i＝2.25となる。以後各能動的な発信及
び／又は受信機について述べる全ての期間は当該
発信及び／又は受信機に関連するクロツク信号発
生器の周期T_Ciに比例するものと仮定する。

第２図は多局発信・受信機付きデータ処理シス
テム（通信システム）を示すが、これには唯１本
のラインの形でしめされた転送媒体を具える。第
２図の文字Ｃはこの単一ラインバスを示し、この
単一ラインバスを介して論理レベル０又は１を転
送することができる符号Ｍ１，Ｍ２…はデータ発
信・受信機を示す。これらの発及び／又は受信機
には能動的なものと受動的なものとがあり得る
が、能動的な発信及び／又は受信機の他に受動的
な発信及び／又は受信機もあるということは本発
明の説明とは無関係であるから、ここでは能動的
な発信・受信機だけしか存在しないものと仮定す
る。これらの発信・受信機を以後モジユールと称
する。

各モジユールはラインからデータを読み取つた
りラインにデータを書き込んだり又はその両方を
行なうことができる。しかし、通信接続を樹立す
るためには全てのモジユールがバスから通信を制
御する情報を読み取り、かつバスに通信制御情報
を書き込むことができる必要がある。このために
各モジユールにはバスから読み取るための入力端
子CRとバスへ書き込むための出力端子CWとを
設ける。バスラインＣ上にのつている情報はモジ
ユールＭ１の入力端子CR，…モジユールMrの入
力端子CR，…モジユールMnの入力端子CRのい
ずれにも入つてくる情報である。書き込みのため
にバスラインＣは布線論理ゲート機能即ち布線
AND（ワイヤードAND）ゲート又は布線OR（ワ
イヤードOR）ゲートの機能を有するものと仮定
する。更に説明を続けるのに適したものとして選
択された実施例と論理レベル「低」＝０を「使用
中」とし、論理レベル「高」＝１を「空き」とす
る選ばれた信号の定義とに鑑み、バス上の論理レ
ベルを決めるために論理AND機能を用いる。こ
のようにしてラインＣ上のレベルＣが式Ｃ＝CW
（M1）・CW（M2）…により決まる。

第３図は第２図に示した例についての時間線図
である。この時間線図で、Ｃはバス上の信号を指
す。CW（M1）とCW（M2）とは夫々モジユール
Ｍ１及びＭ２の書き込み出力端子の信号状態を指
す。而してこの第３図の例では両モジユールが通
信を要求しているものと仮定する。また、この例
ではモジユールＭ１のクロツク信号発生器がモジ
ユールＭ２のクロツク信号発生器よりも高速であ
ると仮定する。この第３図の例では時間を追つて
次のようなことが判かる。

(1) 系内でそれ迄マスタであつたモジユール（モ
ジユールMi）がバスの使用をやめる。

(2) 第１の時間間隔T_A1（これは本例ではモジユ
ールＭ１についてのものである）が経過しても
Ｃラインの論理レベルが変わらない場合はバス
を「空き」（Ｃ＝１）と考える。しかし、第１
の時間間隔T_A1が経過し終る以前にバスが論理
レベル「使用中」（Ｃ＝０）であつた場合はこ
のバスを「使用中」と考える。而してこの場合
はバスが空きになる迄に待ち時間を必要とす
る。

(3) 第１の時間間隔T_A1経過後の時間間隔T_B1が
経過し終る迄持つてからモジユールＭ１がバス
の使用を開始する。これは開始ビツトを供給す
ることにより行なわれる。即ちCW（M1）から
論理レベル「使用中」が供給され、これにより
ラインＣ上の論理レベルが０となる。この間に
モジユールＭ２の第１の時間間隔T_A2が経過し
終つている。而して前記TB１経過時にモジユ
ールＭ２はラインＣ上の論理レベルが０になつ
たことを検出する。モジユールＭ２はこれに応
答し、その出力端子CW（M2）から論理レベル
「使用中」を出力する。しかしモジユールは応
答時間を有するためにこれは即座には起こらな
い。この応答時間には符号T_R2を付してある。
以下にこれらの諸時間間隔、応答時間及びクロ
ツク信号発生器の許容差（これらは手順全体に
影響する）を論じ、以つてそれらの相互関係に
対する理解を深めるようにする。

第３図では前記(1)から(3)迄の期間に文字
WBFを付してある。これは「バスが準備完了
になる迄待つ」という動作、即ち能動的なユニ
ツト全部が要求（開始）を出すことに関係す
る。

(4) 開始ビツトは夫々モジユールＭ１の場合は
T11、モジユールＭ２の場合はT12の持続時間
を有する。これはラインＣ上では布線AND機
能のためT_Sbとなる。これに続いてデータビツ
ト（レベル高又は低）がバスにのる。これは能
動的な参加中のモジユールＭ１だけでなくモジ
ユールＭ２も行なうことができる。この際出力
される最初のデータビツトはモジユールＭ１及
びＭ２の各々の識別子の最高位のビツトであ
る。

(5) 期間T21が、経過し終つた時点でモジユール
Ｍ１がラインＣ上のデータビツトを読み取る。
また期間T22が経過し終つた時点でモジユール
Ｍ２がデータビツトを読み取る。このデータビ
ツトの読み取りはモジユールＭ２の方が遅い
が、これはモジユールＭ２のクロツクの方が遅
いためである。

通信のこの部分は識別データに基づいて能動
的な参加中のモジユールの中から一つを選択す
る動作に関係する。このようにしてマスタが決
まる。これはまたアービトレイシヨンとも呼ば
れる。モジユールは布線AND機能を使つて自
己のビツトを比較する。先ず最高位のビツトを
比較する。その結果は提示された「低」信号が
提示された「高」信号に打勝つことになる。能
動的なユニツトがその読み取り入力端子を介し
てこれから印加される「高」信号が他の信号に
より明白に「低」にされるや否やこのモジユー
ルは身をひき、かくしてアービトレイシヨンを
失つたことを受容する。次の段階ではこのモジ
ユールはも早や能動的参加ユニツトではなくな
り、その出力端子は論理レベル「高」、即ち
（他の全て受動的なユニツトと同じく）CW
（Mi）＝１に保たれる。

(6) 時間間隔T31又はT32経過後は（能動的なユ
ニツトから）停止ビツトを出す。このビツトは
論理「高」信号である。

(7) もう一つの第１時間間隔T_E1又はT_E2以後能
動的なユニツトはラインＣ上でＣ＝１→０への
変化が生ずるか否かをチエツクする。これは新
規の開始ビツトを示す。手順のこの部分は第１
のデータビツトの処理に関するもので第３図で
はTFBで示してある。

(8) 上記待ち期間(7)はもう一つの第２の時間間隔
T_F1が経過し終る迄続く。ここで前記「インダ
クシヨン」原理が再度登場する。即ち（モジユ
ールＭ１についての）T_E1及び（モジユールＭ
２についての）T_E2（これらの時間間隔も第１
の時間間隔と呼ばれる）の後２個のモジユール
の一方が自己の第２の時間間隔T_F1及びT_F2を
消化し終る迄待ち期間が続く。本例では（クロ
ツクが速い方の）モジユールＭ１が最初に時間
間隔T_F1を消化し終り、その時点でラインＣ上
に両方のモジユールに対する新規の開始ビツト
が登場する。しかし、段(3)で前述したように、
モジユールＭ２は僅かながら遅れ、応答時間
T_R2を持つことになる。

時間間隔T_F1経過時点でＣ＝１→０への変化
が生じ、新規の開始ビツトが登場する。この時
点で(4)〜(8)段を再び行うことにより、第２のデ
ータビツトの処理期間TSBに入る。少なくと
も通信接続を樹立するのに必要なデータビツト
が全て処理され終る迄これを反復する。ここで
第１図につき述べたことを振り返ることになる
が、ここには一度び接続が成立するとマスタと
スレーブとの間で一層高速に二地点間データ転
送が可能となるように時間規制が変わるという
ことが述べられている。

上記時間間隔の間の関係を説明することは本発
明を正しく理解する上で重要である。第２図及び
第３図につき述べた実施例につき下記のことを計
算することができる。ここでT_CiはモジユールMi
の局部クロツク信号発生器期間であるとする。ま
たモジユールを設計するに当つて全ての関連時間
間隔が上記期間T_Ciから導びけるようにするもの
とする。

T_Ri＝a_Ri・T_Ci；T_Ai＝a_Ai・T_Ci；T_Bi＝a_Bi・T_Ci； T_1i＝a_1i・T_Ci；T_2i＝a_2i・T_Ci；T_3i＝a_3i・T_Ci； T_Ei＝a_Ei・T_Ci；T_Fi＝a_Fi・T_Ci ………(1) ここで、記号a_jiは定数である。a_Ai及びa_Eiは内
部での準備に関する時間因子である。このうち
a_Aiは通信接続を要求するためにモジユールMiが
必要とするクロツク期間の数に関係し、a_Eiはデ
ータビツトの終了後（T31の後に）ストツプビツ
トを呈示するためにモジユールMiが要するクロ
ツク期間の数に関係する。

前述した目的を達成するため即ち、系内のクロ
ツクに厳しい制約を課さないでも唯１本のライン
により正しい通信接続ができるようにするために
は記号a_Bi及びa_Fiはモジユール単位で使用するの
ではなく系全体に適用する必要がある。以下これ
らのa_Bi及びa_Fi満たすべき条件を導き出す。

諸動作を正しく実行する上で満足すべき条件は
第３図の時間線図に示されている。

_Ri＜T_1i ………（2A） _1i＜T_2i ………（2B） _2i＜T_3i ………（2C） _3i＜T_Ei ………（2D） _Ei＜T_Fi ………（2E） _Fi＜T_Ai ………（2F） _Ai＜T_Bi ………（2G）ここでは最長時間間隔、Ｔは最短時間間隔を
意味する。許容差因子はRi＝Ci／ＴCiで決ま
る。この許容差因子Ri並びに(1)及び(2)を用いる
と a_1i／a_Ri＞Ri ………（3A） a_2i／a_1i＞Ri ………（3B） a_3i／a_2i＞Ri ………（3C） a_FI／a_Ei＞Ri ………（3D） a_Ai／a_Fi＞Ri ………（3E） a_Bi／a_Ai＞Ri ………（3F）また a_Ei＞a_3i（少なくとも等しくない） ………（3G）普通は通信速度はできるだけ高い方が望まれる
ものであるから、（3A）〜（3F）及び（3G）は
下記のように書き表わせる。

a_1i＝Ri・a_Ri ………（4A） a_2i＝Ri・a_1i ………（4B） a_3i＝Ri・a_2i ………（4C） a_Fi＝Ri・a_3i ………（4D） a_Ai＝Ri・a_Fi ………（4E） a_Bi＝Ri・a_Ai ………（4F）これから下記の式が導びかれる。

a_Fi＝Ri⁴・a_Ri＝Ri⁴・Vi ………（5A） a_Ai＝Ri⁵・a_Ri＝Ri⁵・Vi ………（5B） a_Bi＝Ri⁶・a_Ri＝Ri⁶・Vi ………（5C）及び a_Ei＞Ri³・4_Ri ………（5D）これはモジユール当りにつき成立する。これら
の記号につき諸動作（バス「準備完了」、「マスタ
の選択」）を系全体で完全なものにすることが大
事であるから、一組の関連する積からシステム定
数として最大値a_Bi＝a_B及びa_Fi＝a_Fを選択しなけ
ればならない。それ故、諸モジユールのRiとVi
の積全体の組の中からとられる因子RiとViの最
大積が決定的にきいてくる。クロツクの許容差が
大きく且つ応答時間が長いモジユールはRiとVi
の積が大きい。しかし、クロツクの許容差が小さ
くても応答時間が非常な長いとかその逆であると
いうモジユールもRiとViの積が大きくなる。こ
の最大値の積をＲ・Ｖと表わす。斯くして第２の
時間間隔の依存性が定まる。

a_B＝R⁶・Ｖ及びa_F＝R⁴・Ｖ ………(6) 従つて T_Bi＝R⁶・Ｖ・T_Ci及びT_Fi＝R⁴・Ｖ・T_Ci
………(7) ここで、Ｖは、所与のモジユールMpがそのR_P
＝Ｒにより最大の積Ｖ・Ｒを形成する場合、この
モジユールM_PのV_Pである。このモジユールの応
答時間はT_RP＝Ｖ・T_CPである。これからとり得
る最小の２個の時間間隔が導びける。

Ｔ _B＝R⁶・Ｔ _RP及びＴ _F＝R⁴・Ｔ _RP ………(8) 後者のT_Fは通信に関する動作時に１個のデー
タビツトを転送するのに当てられる最小サイクル
（「フレーム」）の持続時間についての目安となる。

しかし実際には１個のモジユールMiの内部応
答時間T_Riは最短にすることはできない。これは
選択されたインプリメンテーシヨン如何に依存す
る。プログラムを組んであるマイクロプロセサと
通話する場合は今日T_Riを例えば10マイクロ秒と
することができる。また装置を全部ハードウエア
化する場合には、T_Riとして例えば２マイクロ秒
〜0.2マイクロ秒のものが得られる。水晶制御ク
ロツクの場合はＲは非常に１に近い。しかし安価
なクロツク、例えば簡単なRC発振器付きのクロ
ツク（本例ではこれであるとする）ではＲは４又
はそれ以上になる可能性がある。

実現可能な数値例を挙げると、Ｒ＝４、T_RP ＝10マイクロ秒、T_BP ＝4⁶、1040ミリ秒、T_F ＝Ｔ（フレーム）2.6ミリ秒の時（フレーム）＝R.T（フレーム）＝10.4ミリ秒_BP ＝160ミリ秒である。

こうすると最悪の場合でも１個の動作の場合の
通信速度が約99ボーとなる。

T_RP＝２〜0.2マイクロ秒（この目的に提供され
るハードウエアによる、第１４及び１５図参照）
であればこの最低速度も約500〜5000ボー迄上が
る。

注意すべきことは手順をプログラムを組んであ
る信号処理装置により制御される場合もT_Riを短
かくできることである。この目的でバスラインＣ
とモジユールとの間に簡単な「高／低」レベル検
出器を入れることができる。検出器は下記のよう
に動作する。バスが「低」（Ｃ→０）に切り替わ
るや否や、CW（Mi）が回路を介して０にセツト
される。

注意すべきことは以上の説明から結論できるこ
とが本発明に係るシステムを規定するために、許
し得る最大の積（Ｒ・Ｖ）を決めることができる
ことである。換言すれば、未だシステム内に含ま
れている「最悪の」許し得るモジユールを考慮に
入れた時手順が正しく実行される確度が積（Ｒ・
Ｖ）を考慮に入れることにより与えられる。

第４図は第２図の単一ラインバスが拡張されて
もう一本ラインを具える多局発信・受信機付きデ
ータ処理装置（通信システム）を示す。この２ラ
イインバスは各ラインが論理レベル０及び１の転
送に適しているが、前述した１ラインバスよりも
安価とは言えないが、通信速度が高くなるという
利点を有する。図中M₁，M₂，…M_oは能動的な
発信・受信局として動作できるモジユールを指
す。またＫは制御ラインであり、Ｄはデータライ
ンである。各モジユールは制御ラインＫに通ずる
書込み出力端子KWと制御ラインＫから通ずる読
み取り入力端子KRとを具える。また各モジユー
ルはデータラインＤに通ずる書き込み出力端子
DWとデータラインＤから通ずる読み取り入力端
子とを具える。両ラインは布線AND機能を有し、Ｋ＝KW（M₁）・KW（M₂）… でありＤ＝DW（M₁）・DW（M₂）… である。

第５図は第４図に示したデータ処理装置に関す
る時間線図を示す。ここでも多かれ少なかれ第３
図の場合と同じことが起こるが、諸動作をライン
ＫとＤとに分かれる点が第３図の場合と本質的に
異なる点である。なおここでもモジユールM₁が
モジユールM₂より高速であると仮定する。時間
を追つて下記のことが生起する。

(1) 前のマスタがバスの使用を終了する。能動的
なモジユールが全てバスが「準備完了」（Ｃ＝
１）となるのを待ちつつ期間T_Aiを刻んでゆく。

(2) 第１の時間間隔T_Ai（本例ではモジユールＭ１
についてのT_A1）経過後Ｋラインの論理レベル
が変わらない場合はバスが「空き」であると看
做す。第１の時間間隔T_Aiが経過し終る迄にバ
スが論理レベル「使用中」（Ｋ＝０）となる場
合はそのバスを使用中であると看做す。そして
このバスが空きになる迄に或る程度の時間を必
要とする。第５図ではバスの使用中である状態
に符号BIUを付してある。（T_A1経過後）バス
が準備完了となつたら瞬時２において出力端子
DW（M₁）からラインＤにデータビツト（DB）
を出力する。同じことは第１の時間間隔T_A2経
過後のモジユールM₂についてもあてはまり、
出力端子DW（M₂）からラインＤにデータビツ
ト（DB）を送出する。ラインＤの布線AND機
能によりこれらの２個のデータビツトの結果が
決まる（「０」が「１」を打消す）。

(3) 第２の時間間隔T_Bi（本例ではT_Bi）が経過し
終つたことを最初に検出したモジユール（本例
てはM₁）がＫラインに論理レベル０を与える。
即ち書き込み出力端子KW（M₁）を介してＫが
０になる。この間に第１の時間間隔T_Aiが経過
し終つたことを検出した他のモジユールがここ
れに応答し「インダクシヨン」）、（応答時間T_Ri
経過後）書き込み出力端子からＫラインに０を
与える。第５図では瞬時３からT_R2経過後書き
込み出力端子KW（M₂）からラインＫに０が書
き込まれる。この段階は動作「バス準備完了待
ち」であつて、第５図ではWBFで示されてい
る。

(4) 上述したＫ→０動作後データラインＤ上の情
報をサンプリングする。通信動作に参加してい
る各モジユールは時間T_Si経過後このラインＤ
上の情報のサンプリングを行う（T_Siの違いは
クロツクの公差による）。斯くしてラインＤの
レベルが入力端子DR（M₁），DR（M₂）…から
各モジユールに与えられる。

(5) サンプリング終了後全ての関連モジユールが
出力端子KW（M_i）からＫラインに論理レベル
１を与える。モジユールM₁は時間間隔T₂₁経過
後これを行ない、M₂その他のモジユールは他
の瞬時T_2i経過後これを行なう。

(6) 瞬時６において全てのモジユールが出力端子
KW（M_i）を介してラインＫを１にしようとし
終つている。この時を待つてラインＫもレベル
１になる（布線AND）。

(7) 上記(6)の変化を検出し終つたら全ての能動的
な参加中のモジユールがラインＤに新規のデー
タビツト（DB）を出力する。モジユールM₁は
瞬時６の後期間T_E1経過後これを行なう。T_E1
は新規のデータビツトをラインＤに印加するの
にモジユールM₁で必要とする時間である。他
のモジユールでも、いずれにしろ期間T_Fiが経
過し終る迄に同じことが行なわれる。T_Ei及び
T_Fiも第１及び第２の時間間隔と呼ばれる。斯
くしてここでも「インダクシヨン」が見られ
る。

(8) 第２の時間間隔T_F1経過後ラインＫは再度０
となる。この瞬時において確かに全ての参加中
の能動モジユールが新規のデータビツトをライ
ンＤに与え終つている。モジユールM₂も瞬時
７で与えてある（第５図のラインDW（M₂）参
照）。ここでもデータラインＤの布線AND機能
により複数個のデータビツトを印加した結果が
決まる。なお上記(3)と(8)の間の段階は第１のビ
ツトの通信のための動作であり、TFBで表わ
される。段(4)〜(8)は第２ビツト（TSB）等の
通信接続を確立するために必要な回数だけ何回
も反復される。この通信接続は少なくともアー
ビトレイシヨン段階と「オープンスレーブ」段
階とが済んでいることを意味する。この例でも
クロツク信号発生器の公差に関する時間間隔で
の計算を再度とりあげる。ここでもT_Ciはモジ
ユールM_iの局部クロツク期間を表わす。全て
の関連時間間隔は１モジユール当りのこの局部
クロツク期間から導びかれる。

T_Ri＝a_Ri・T_Ci；T_Ai＝a_Ai・T_Ci T_Bi＝a_Bi・T_Ci；T_Si＝a_Si・T_Ci T_2i＝a_2i・T_Ci；T_Ei＝a_Ei・T_Ci T_Fi＝a_Fi・T_Ci (1) ここで記号a_jiは定数である。a_Aiとa_Eiとはここ
でも内部準備時間因子である。a_Aiは通信接続の
樹立を要求するためにモジユールM_iが必要とす
るクロツク期間の数に関係する。a_Eiは新規のデ
ータビツトが（例えば、メモリからフエツチした
後）新規のデータビツトをバスに印加するために
モジユールM₁が必要とするクロツク期間の数に
関係する。前と同様に、a_Biとa_Fiとはモジユール
当りというよりも全システムにあてはまる必要が
ある。以後２−ラインシステムの場合にa_Bi＝a_B
及びa_Fi＝a_Fにより満足されるべき条件を導き出
す。

第５図の時間線図は下記の条件が満足された時
だけ正しい動作の実行を保証する。

_Ri＜T_2i ………（2A） _Ei＜T_Fi ………（2B） _Fi＜T_Ai ………（2C） _Ai＜T_Bi ………（2D）関係R₁＝_Ci／T_Ci を用いれば式(1)及び(2)から
次式が導かれる。

a_2i／a_Ri＞Ri ………（3A） a_Fi／a_Ei＞Ri ………（3B） a_Ai／a_Fi＞Ri ………（3C） a_Bi／a_Ai＞Ri ………（3D）普通は通信速度ができるだけ高い状態が望まれ
るという事実を考慮にいれると上式（3A〜3D）
は次のように書くことができる。

a_2i＝Ri・a_Ri ………（4A） a_Fi＝Ri・a_Ei ………（4B） a_Ai＝Ri・a_Fi ………（4C） a_Bi＝Ri・a_Ai ………（4D）これから次式が導き出せる。

a_Fi＝Ri・a_Ei＝Ri・Vi ………（5A） a_Ai＝Ri²・a_Ei＝Ri²・Vi ………（5B） a_Bi＝Ri³・a_Ei＝Ri³・Vi ………（5C）このような形にすれば応答時間因子Vi＝a_Eiが
新規のデータビツトを提供するための準備時間因
子であることが明らかである。

１ラインシステムの前の場合のようにここでも
定数a_Bi＝a_B及びa_Fi＝a_Fは積（Ri・Vi）の組から
値の値が最大になる（Ｒ・Ｖ）ように選ぶ必要が
ある。これにより第２の時間間隔の依存性がきま
る。

a_B＝R³・Ｖ及びa_F＝Ｒ・Ｖ ………(6) それ故 T_Bi＝R³・Ｖ・T_Ci T_Fi＝Ｒ・Ｖ・T_Ci ………(7) ここでＶ＝a_EP（＝V_p）は最大積（Ｒ・Ｖ）を
与えるモジユールM_Pの準備時間因子である。こ
のモジユールの応答時間は（「準備完了」時間） T_EP＝Ｖ・T_CPである。

この時できるだけ短かくした第２の時間間隔は T_B ＝R³・T_EP 及びT_F ＝Ｒ・T_EP ………(8) である。

１個の動作時に１個のデータビツトを通信する
ための最小サイクル（フレーム）期間について言
えば、(8)式及び（4A）式並びに(1)式から次のこ
とが結論される。

Ｔ（フレーム）＝T_F ＋T_2P ＝Ｒ・T_EP ＋Ｒ・T_RP 従つてＴ（フレーム）＝Ｒ（T_EP ＋T_RP ） ………（8A）実際の場では多くそうなのであるが、T_EP＝
T_RPと仮定するとＴ（フレーム）＝2R・T_RPである。
これは１ラインシステムの場合よりも一層好適で
ある。R⁴についてではなくＲについて一つの関
係が存在する。Ｒ＝４の場合これで既に64なる因
子の差異ができる。2Rであることを考慮に入れ
ればこれにより差は32となる。

数値例を挙げるとＲ＝４とした場合T_PR ＝10マ
イクロ秒（それ故T_EPも10マイクロ秒である）、
Ｔ（フレーム）＝２・４・10＝80マイクロ秒、T_BP
＝640マイクロ秒である。この時最悪の場合でも（フレーム）＝Ｒ・Ｔ（フレーム）＝320マイクロ秒である。これは最低の通信速度が約3000ボーであ
ることを意味する。

この時も単にＫラインとモジユール入力端子
KR（M_i）との間に「高／低」レベル検出器を配
設するだけで通信速度を高めることができる。１
→０の変化が生ずるや否やこの検出器によりライ
ンＫが０になる。これにより応答時間T_Riが大幅
に短縮される。

（通信接続が樹立された後の）データ転送段階
においては一つのモジユールが発信機として働ら
き、もう一つのモジユールがデータを受け取る受
信機として働らく。この時データの転送を通信誤
りに対して保護することが必要となることがあ
る。これは受信機から受信した各ビツトを戻し
（「エコー」）、発信機でこの受信されたビツトを丁
度発信したばかりのビツトと照合することにより
実現できる。このようにデータビツトを交互に発
信・受信すれば当然通信速度が下がる。

上述した１ライン及び２ラインシステムは「イ
ンダクシヨン」原理の十分な説明を与えるもので
ある。ここで注意すべきことはラインを何本か増
設することは簡単だということである。例えば３
ラインシステムとし、そのうちの２本を制御ライ
ンとし、１本をデータラインとすることである。
この場合もインダクシヨン原理を用いることがで
きる。しかし、こうすると効率は下がる。その理
由は、ラインの数が増せばコストが高くなるから
である。これは本発明の目的に反する。また３ラ
インシステムなら通信速度が一層高くなるが、単
純さは失われる。なお３ラインシステムでも２ラ
インシステムにつき前述したのと同じ態様で通信
誤りを検出できる。

第６図はこのような３ラインにより形成される
転送媒体を具えるシステムを示す。ここには２本
の制御ラインKA及びKBと１本のデータライン
Ｄとが示されている。モジユールM₁，M₂…M_o
は端子を具え、これらの端子を介して３本のライ
ンに接続されている。一つの出力端子KAW（M_i）
によりモジユールM_iからラインKAに制御データ
が書き込まれ、一つの入力端子KAR（M_i）を介
してモジユールM_iがラインKAから制御情報を読
み取る。また制御ラインKBに書き込んだり制御
ラインKBから読み出したりするための出力端子
KBW（M_i）と入力端子KBT（M_i）を具える。更
に、各モジユールはデータライン書き込み端子
DW（M_i）とデータライン読み取り端子DR（M_i）
とを具える。第３図及び第５図の時間線図を見れ
ばこの第６図の場合の時間線図は自明であること
からここでは省略する。以上の説明を要約すると
下記の通りである。

−冒頭に記載したようにバスを使つて非同期通信
を行なうには少なくとも４本のラインを必要と
した。

−ラインの数が少ない場合は時間依存性のある判
定を導入する必要がある。

−本発明はこのような時間依存性のある判定と、
少なくとも１個の転送媒体を具えるバスを介し
ての通信に対する簡単な解決策を提供するもの
である。注意すべきことは本発明は１ライン、
２ライン又は３ラインバスに限定されるもので
はないことである。しかしながら、実際には４
ライン以上の場合は通常初期接続手順を伴なう
４ライン解決策が好まれる。

−本発明システムでの通信速度はモジユールクロ
ツクの最も悪い不正確さに大幅に依存する。１
ラインシステムは非常に簡単且つ安価で殊に家
電製品等に利用するのに適している。しかし、
これは受信機が受け取るべきデータを発信する
発信側の速度を下げることができないという欠
点を有している。２ラインシステムはもう１本
ラインをもつており、これは通信速度を高める
のに役立つだけでなく、１ラインシステムの上
記欠点を緩和することができる。これはシステ
ムのマスタモジユールとスレーブモジユールと
が選ばれた時間間隔だけラインＫを０に保つこ
とによりデータ転送速度を下げ得るからである
（第５図参照）（この時瞬時６は第５図の右側に
移動している）。しかし、このような３ライン
システムは通信速度を２倍にあげることは普通
できない。それ故３本のラインが利用できる時
でも２ラインの原理を採用する方が好ましく、
１本のラインを制御ラインとし、２本の他のラ
インを２本の並列なデータラインとして使うこ
とになる。

このようなタイプの３ラインバスを第７図に示
した。ここでは１本の制御ラインＫと２本のデー
タラインDA及びDBとを設けてある。モジユー
ルM₁，M₂…は制御ライン書き込み端子KW（M_i）
と制御ライン読み取り端子KR（M_i）とを具える。
また各データラインに対しデータライン書き込み
端子DAW（M_i）及びDBW（M_i）並びにデータラ
イン読み取り端子DAR（M_i）及びDBR（M_i）とを
具えている。

下記のことはバスが唯一つの転送媒体から成る
多局発／受信データ処理装置の諸実施例の詳しい
説明である。第２図はこのようなシステムの一般
的な線図を示す。モジユールM_iはデイジタルの
信号処理装置であり、このような信号処理装置は
各自メモリを持ち所定のタスクを実行することが
できる。そして他のモジユールとの通信が必要な
場合にバスを利用することになる。このようなメ
モリを具える信号処理装置としては所謂マイクロ
プロセサと呼ばれるタイプのものが好んで使用さ
れる。上述したモジユールは同一チツプ上にのつ
ているにせよいないにせよメモリを具える場合は
マイクロコンピユータと呼ばれる。このようなマ
イクロコンピユータの一例はタイブ8048である。
第８図を参照して、この場合の入出力端子（Ｉ／
Ｏ端子）として例えば端子３４を書き込み出力端
子CW兼読み取り入力端子CRとして使うことが
できる。この代りに２個の端子を使い、Ｉ／Ｏ端
子３４（ピン１７）を読み取り入力端子CRとし
て用い、Ｉ／Ｏ端子３８（ピン２７）を書き込み
出力端子CWとして用いることができる。なお、
この形式のプロセサは割り込み（INT）を受け
取るための別の入力端子（ピン６）を必要とす
る。この別の入力端子（ピン６）も読み取り入力
端子として考えることができる。これは後に（第
１１図及び第１２図につき）詳述する所定の目的
に当てられる。第８図は上述したところを示すも
ので、第８ａ及び８ｂ図のC_iはクロツク信号発生
器を指す。

第９図は割込み入力端子を具えるプロセ
サ、例えば8048がどのようにして割込みを実行で
きるかを示したものである。ブロツク３０で
SRT＝スタートしてから毎回（ブロツク３２で）
割込みINTが存在するか否かを質ねる。その結
果存在しない（Ｎ）のであれば主プログラムの命
令を実行する（ブロツク３４のMPI）。その後で
再度（ブロツク３２に戻り）割込みが存在するか
否かをチエツクする。割込みが存在するならば
（Ｙ）割込みプログラムを完全に実行する（ブロ
ツク３６のIPIS）。その後で再度（ブロツク３２
で）割込みが存在するか否かをチエツクする。こ
の割込実行方法は例えば8048の特性の一つであ
る。

割込みを知らない8021のようなマイクロプロセ
サも割込み用と定め得る入力端子を具えており、
全プログラムの中に割込み動作を含めることがで
きる。

第１０図は実行可能なプロセサ主プログラムの
流れ図を示す。このような主プログラムはどのよ
うなタイプのものでもよいが、ここに記載されて
いる例ではBEGと印したスタートのブロツク３
８を具え、この後に初期設定INITのブロツク４
０が続いている。次にブロツク４２で主プログラ
ムの構内操作LOPが実行される。ここでは毎回
割込みが存在するか否かがチエツクされる（第９
図参照）。主プログラムが他のモジユールとの通
信を必要とする位置に達した時当該プロセサは通
信要求を出す（REQ）。これはこのモジユールが
システムのマスタとなることを望んでいることを
意味する。この要求は処理しなければならない
が、これはバスがこの動作に対して「準備完了」
となつた時だけ実行できる。このチエツクはブロ
ツク４４で行なわれる（ROY？）。本例ではこれ
らは手段HSと呼ばれるものである。バスの準備
が完了している時は当該動作に対する肯定応答信
号（ACK）を与える（ブロツクの４４のＹ）。こ
のブロツク４４は非常に重要なものである。その
理由は本発明の主題であるからである。ブロツク
４４は前記手段HSであるプログラム式判定手段
を具え、これによりバスが通信に関する動作を実
行するために「準備完了」となつているか否かを
判定する。許可が得られなかつた場合（ブロツク
４４のＮ）は新たな試みを行なう。許可が得られ
た場合（Ｙ）は例えば伝送のようなデータ転送の
ためのシステム内転送動作TOPが実行される
（ブロツク４６）。これが終つた時バスは再度解放
され、ブロツク４２に戻る。こうなると１個又は
複数個の割込み入力が再度イネーブルされて割込
み要求を受け取れるようになる（イネーブル割込
み）。その理由はこれら割込の入力は、中間的な
割込により処理動作が乱されることがないように
許可要求中（ブロツク４４）は閉塞させられてい
る（デイスエーブルド割込み）からである。この
点については後の第１３図についての説明参照。
データの発信及び／又は受信機が第１の部分と第
２の部分とから成る場合は（第１０図の点線部参
照）、すなわち、第１の部分が発信・受信機能を
実行するデイジタル信号処理装置であり、アービ
トレイター（arbitrator）とも呼ばれる第２の部
分が前記手段を有する場合は、ブロツク４２から
の要求REQをこのアービトレイターに印加する
ようにする（ブロツク４３）。ここで許可を待つ
ことになる（ブロツク４４でACK）。データ転送
が終了した後アービトレイターはバスを再度解放
する（ブロツク４８の）。これはアービトレ
イターで検出されることを要する（ブロツク５
０）。若しイエス（Ｙ）ならばACKはとな
り、プロセスはブロツク４２に戻る。ノー（Ｎ）
ならばブロツク４８を反復する。ブロツク４４が
非常に重要なものであることに御留意願いたい。
その理由は何個かのモジユールが関連ブロツク４
４に達した時どれがマスタとなるかを巡つて衝突
が生ずからである。この場合、低速のモジユール
が高速のモジユールにより押しのけられることが
ないということが重要である。それ故前述した
「インダクシヨン」が必要である。この動作につ
いては後に詳述する（第１３図並びに第１５図及
び第１６図参照）。

一つのモジユールがマスタである時はそのモジ
ユールがスレーブを指名するという事実にも注目
されたい。この目的でマスタはスレーブの識別子
を送り、スレーブに割込みを掛けるように試み
る。第８ａ図及び８ｂ図の実施例にINT入力端
子を示したのはこのためである。第１１図はこの
時生ずることを示したものである。ブロツク５２
で割込みINTが登場する。この割込みINTはマ
スタからバスを介して全ての他の発信・受信機に
印加される（なおINTとしてきたが実際には符
号の点でであり、入力端子もである）。
ブロツク５４で全ての発信・受信機が送られてき
た識別子ｉを自分の識別子ｉと比較する。若しノ
ー（Ｎ）であれば、割込みが終了する（ブロツク
５８のEND）。若しイエス（Ｙ）であればブロツ
ク５６でデータ転送動作TOP（例えば受信）が実
行される。これが終つた後ブロツク５８のEND
に入る。

ブロツク５４はこのようにスレーブを選択する
ための識別子の比較を含むがこれについては以下
に第１２図につき詳述する。

ブロツク６０はスタートBEGである。ブロツ
ク６２ではビツトカウンタ位置btを０とし、タイ
ムカウンタ位置を０とする。ブロツク６４で時間
間隔Tt＝T2i（M_iが関連モジユールであるとす
る。第３図のT2i参照）が経過し終る迄待つ。
T2iが経過し終つた時点でバスにのつている識別
子ビツトをデータビツトとしてサンプリングす
る。こうして得られた識別子ｊのビツトbtを端子
Ｐ１７（第８図参照）からプロセサのレジスタに
入れる（btj：＝P17）。これによりビツトカウン
タは１だけインクリメントされる（ブロツク６８
のbt＋１）。ブロツク７０で所望の識別子ビツト
の数（又は他の目的にも必要とあらばこれ以上の
数）、例えばbt＝４に既に達しているか否かをチ
エツクする。その結果がノー（Ｎ）であればTt
＝T_Eiとなる迄待つ（第３図参照）（ブロツク７
２）。バスＣが「０」に切り替わつたことが検出
された時は（ブロツク７４）（P17は必然的に０）
（第３図参照T_Fi）直ちに新規のスタートが行なわ
れ、カウンタTh：＝０（ブロツク７６）となり、
ブロツク６４に戻る。ブロンク７０で数bt＝４と
なつた時は（Ｙ）、識別子ｊが蓄えられているレ
ジタの記憶内容を関連モジユールの識別子と比較
する（ブロツク７８）。ｉ≠ｊであればこれはス
レーブとする積りがないことであり、割り込みプ
ログラムが停止する（ブロツク８２のEND）（こ
のブロツク８２は第１１図のブロツク５８に等し
い）。ｉ＝ｊであればそのモジユールがスレーブ
として選択され、転送操作TOPが実行される
（ブロツク８０）（これは第１１図のブロツク５６
に等しい）。この後にブロツク８２がくる
（END）。

このようにスレーブの選択に当つてはマスタ自
身以外の全ての発信・受信機に割込みがかかり、
識別子の比較を行なうように強いられる。これは
時間がかかるだけでｉ≠ｊが検出された発信・受
信機の割込みは無駄であり、その主プログラムに
割込む必要性もないのである。この欠点は所謂条
件付き割込み機構を導入すれば緩和することがで
きる。この条件付き割込みの場合はプロセサ自体
に直接割込みをかけずに識別子の比較が行なわれ
る。本当にｉ＝ｊであればプロセサ自体に割込み
がかけられる。この条件付き割込み機構について
は本願人の以前の特許出願たる特願昭55−131757
（第１国出願は1979年９月27日）に記載されてい
るが、当業者ならば上述した種類のシステムでス
レーブ選択に適用できるであろう。

第１３図は（第１０図のブロツク４４での）バ
スが「準備完了か否か？」というチエツクの流れ
図である。本例ではデイジタル信号処理装置が使
われ、前記手段HSはプログラムに組まれた機能
手段によつて表わされる。スタートはSRPとし
たブロツク８４で行なう（第１０図のREQ）。ブ
ロツク８６では１個又は複数個の割込み入力がデ
イスエーブルされる（DABINT）。こうすれば要
求をなすためにモジユール自体が一つの動作を実
行する時そのモジユールに割込みがかかるのが防
がれる。ブロツク８８で時間がリセツトされる
（Tt＝０）。これはカウンタCRを０にリセツトす
ることにより実現できる（CR：＝０）。ブロツク
９０で端子Ｐ１７から入るラインＣがレベル
「１」であるか否かを検査する。ノー（Ｎ）であ
ればバスが使用中であつてブロツク８８に戻りも
う一回試してみる。ブロツク９０でP17＝１（Ｙ）
であればこのモジユールM_iに対するクロツク信
号発生器によりカウンタCRを１だけインクリメ
ントする（CR：＝CR＋１）（ブロツク９２）。ブ
ロツク９４でカウンタ位置CR＝a_Aiに到達し終え
たか否かを検査する。それ故このa_Aiは前に述べ
た時間因子a_Aiである。CR＝a_AiであればTt＝
a_A0・T_Ci＝T_Aiであつてこれが所謂第１の時間間
隔である。斯様にしてブロツク９４は第１の時間
間隔T_Aiに対する第１の検出手段FDETMを含む。
この位置CR＝a_Aiに未だ到達していない（Ｎ）時
ははプログラムがブロツク９０に戻る。a_Aiに既
に達している時はモジユールを動作に対して備え
させる。ブロツク９６でビツト計数器を０にセツ
トする（bt：＝０）。また、（ブロツク９８で）ラ
インＣにまだ「１」がのつており、使用中でない
（本例ではバス準備完了）か否かをチエツクする。
ラインＣ従つてP17＝０（ブロツク９８がＮ）で
あれば、バスは「使用中」であり、次の動作を始
めることができる。ブロツク９８でＣ＝１であれ
ば（Ｙ）、カウンタCRをCR＋１にする（ブロツ
ク１００）。ブロツク１０２で位置CR＝a_Bに到達
しているか否かをチエツクする。若しイエス
（Ｙ）であれば、Tt＝T_Bi＝a_B・T_Ciである。ブロ
ツク１０２は斯くして第２の検出手段SDETMを
含む。それ故、この位置a_Bは前のa_Aiと同様にし
てプロセサのメモリにシステム定数として蓄わえ
られる（但し、a_Aiの方はモジユールM_i自体のデ
ータである。）。位置a_Bに到達し終つているならば
（Ｙ）、次の動作がスタートできる。この位置に未
だ到達していない時は（Ｎ）、プログラムは９５
に戻り、再度Ｃ＝P17が既に「０」になつている
か否かをチエツクする。他のモジユールで第２の
時間間隔T_Bjが経過し終つてしまつたため途中で
このようなことが起こることがあるからである。
若しイエス（これは本例ではノーを意味する）で
あれば、この動作「バス準備完了」が終了する。
（第１３図の点１０３）。ノーならば（これはP17
＝１（Ｙ）を意味する）CRが再度１だけインクリ
メントされる。斯くして第１３図の“IND”と
印されたラインは所謂インダクシヨンに関係す
る。以前に別のモジユールがその時間間隔T_Bj＝
a_B・T_Cjに達した時はカウンタCRはa_B迄進まず、
このことをＣ＝０＝P17とすることにより合図す
る。その間にM_iは少なくともT_Ai＝a_Ai・T_Ciを経
過し終つており、これもバスが「準備完了」とな
つていることを検出する。これにより全ての要求
を出しているモジユールREQは要求を出すこと
に関係する動作（スタート）を終了する。これが
第３図の点３である。斯くしてバスはＣ＝０とな
る。次の動作は関連プロセサがこのＣ＝０を検出
して自己の書込み出力端子（P17又は例えばP17
を０にセツトした後開始できる（ブロツク１０
４）。次の動作はスタートビツトから出発して優
先順位か識別子データに基づいてシステムのマス
タを決めることに関するものとなる。ブロツク１
０４では書き込み出力端子CW（以下P17と称す
る。第８ａ図及び第８ｂ図参照）が０になるばか
りでなく、カウンタCRが０にリセツトされるた
め時刻も０になり、時間の計数が再開される。

（スタートビツトに対しては）Tt＝T_1i＝a_1i・
T_Ciになる迄待ち時間が続く（ブロツク１０６）。
次に書込み出力端子CW（P17）から識別子及び／
又は優先順位の第１のデータビツトP17：＝btiを
供給する（ブロツク１０８）。一番下の丸で囲ん
だから一番上の丸で囲んだＡにプロセスは続く
ことになつている。ブロツク１１０ではTh＝
T2iになる迄待ち時間が続く。この時CRはa2iと
なる。これは第３図の時刻５であつてここでライ
ンＣ上の情報がサンプリングされる。ブロツク１
１２ではラインＣにのつているものを検出する。
即ち印加されたビツトbt_i等の布線ANDをとる。
これをP17＝WABとして表わした。読取り入力
端子CR（P17）がこれを読取る。全ての関連（本
例では第１の）ビツトが同じである時はブロツク
１１２のＹが全てのモジユールに対する出力とな
る。しかし、１個又は複数個のモジユールのこの
ビツトが０で、他の１個又は複数個のモジユール
が１である時は後者のモジユールによつてアービ
トレイシヨンが失なわれ、ブロツク１１２の出力
Ｎに達することになる。これらのモジユールはも
早やマスタの選択に加わることはない。これは識
別子及び／又は優先順位のビツト当りで実行さ
れ、その結果最後に一つのモジユールがマスタと
して残る。ブロツク１１２のＮの先では１個又は
複数個のモジユールの１個又は複数個の割込みが
解除され、これらのモジユールが再度イネーブル
される（ブロツク１１４のFABINT）。この１個
又は複数個のモジユールにとつて通信接続（従つ
てマスタとして）を樹立するための動作は何の成
果もあげえず、第１３図のブロツク１１６に示し
たようにブロツク４４の状態Ｎ（第１０図）に達
する。

未だ選択プロセス内にあるモジユールに対して
は、ブロツク１１２のＹから出てそのプロセスが
続行される。ビツトカウンタは１位置だけインク
リメントされる（bt→bt＋１）（ブロツク１１
８）。ブロツク１２０で既に優先順位及び／又は
識別ビツトの最大数（bt_nax．＋１）に達している
か否かをチエツクする。その結果イエスであれば
（Ｙ）、選択プロセスが終了し、この点に到達して
いた（唯一つの）モジユールが系のマスタとな
る。ブロツク１２２はＹ，４４としてこれを示し
たものある。Ｙ，４４は第１０図のブロツク４４
のＹ出力側ACKに戻ることを意味する。この時
データの転送を開始することができる（第１０図
のTOP等）。未だ最大値bt_naxに到達していない時
はブロツク１２０の（Ｎ）側に出、Tt＝T3i＝
a3i・T_Ci、カウンタCR＝a3iとなる迄待つ（ブロ
ツク１２４）。このようにしてbt_iのビツト期間が
経過し終り、モジユールM_iが出力端子P17：１＝
にセツトする（ブロツク１２６）。これは第３図
の時刻６以後CW（Mi）＝１となることを意味す
る。応答時間Tt＝T_Ei＝a_Ei・T_Ci経過後確実にこ
のモジユールMiが再度レベルＣ＝１を書込み出
力としてP17を介してＣラインに与える。斯くし
てこれはこの動作についての第１の時間間隔に関
するもので準備完了a_Eiを伴なう。ブロツク１２
８はこの動作に対する所謂第１の検出手段
FDETMを含む。次にブロツク１３０で書込み出
力端子CW（P17）から「１」が印加されたためＣ
ライン自体が確かに１になつているか否かをチエ
ツクする。これは読取り入力端子としてのCR
（P17）を使つて実現できる。Ｃ＝P17＝１（Ｙ）
であればどのモジユールも未だその第２の時間間
隔T_Fiに達していない。カウンタCRはここでも１
だけインクリメントされる（CR→CR＋１）（ブ
ロツク１３２）。ブロツク１３４では到達してい
たカウンタCRの計数位置が応答時間因子a_F相当
になつているか否かをチエツクする。これはこの
動作に対する所謂第２の検出手段SDETMに関係
する。この位置a_Fに未だ達していない場合（Ｎ）
は別のモジユールがこの位置a_Fに達したためＣ＝
P17＝１をＣ＝０に変えてあるか否かをチエツク
する（ブロツク１３０に戻る。Ｃ＝P17＝１のま
まであるならば、再度１３２に進む。別のモジユ
ールによりＣが０に変つている場合はブロツク１
３０のＮ側に出る。この場合はインダクシヨンが
起こり、プロセスは点１０３に戻る。これは第３
図の時刻８に相当し、次のデータビツトが印加さ
れる。即ちブロツク１０８から次の（第２、第３
の）データビツトbt_iが供給され、これが（ブロ
ツク１１２で）布線AND論理によりエバリユエ
ートされる。而して他のモジユールが未だa_Fに達
していない場合はブロツク１３４で所定の瞬時に
一つのモジユールでCR＝a_Fに達する。そしてブ
ロツク１３４のＹ側から出てプロセスの点１０３
に達する。上記は選択プロセスから当該モジユー
ルが拒絶される（ブロツク１１２のＮ側に出る）
か又はそのモジユールがマスタに指名される（最
後のビツトの比較を行なつた後ブロツク１２０の
Ｙ側に出た場合で、ブロツク１２０でそれ以上の
選択が不要とされた場合、即ちat＝bt_nax＋１）
まで続く。

第１４図はデータ発信・受信機のブロツク図で
あつて、これは第１の部分DL１と第２の部分DL
２とから成る。DL２は発信・受信機能を実施す
る部分である。部分DL１の要求出力端子REQが
DL２の要求入力端子REQに接続されている。ま
たDL２の肯定応答出力端子ACKがDL１の肯定
応答入力端子ACKに接続されている。またDL２
は前述した手段HSを具える。DL１のクロツク信
号源をＣ１を介してDL２に接続してある。また
書込み出力端CWと読取り入力端子CRとを介し
てDL２をバスラインＣに接続する。DL１の方は
割込み入力端子INTを介してバスラインＣに接
続すると共に入出力接続部を構成する１個又は複
数個の入出力端子Ｉ／Ｏを介して１本（又は場合
によつては２本）のバスラインＣに接続する。割
込み入力端子INTは前の場合と同じ機能を有す
る（第８図等を参照）。Ｉ／Ｏ接続はマスタース
レープ間の接続が樹立され、データ転送が実行さ
れる場合に働らくものである。

重要な点はDL２内の手段HSがDL１に含めな
いでもバスが前記動作を実行するための準備が完
了しているのか否かの判定を行なえるように特別
に工夫して設計されていることである。DL２が
一部を構成するモジユールMiの主プログラム内
で起こることについては第１０図を参照し、殊に
そこで破線で示されているブロツク４３，４８及
び５０の説明を参照されたい。

一般にマスタ選択に関する動作もDL２で行な
われる。

第１５図は第１４図のDL２部の詳細なブロツ
ク図である。

第１６図は第１５図に関するタイムビツト（内
容はアドレスとデータ）図である。

第１５図では多数の論理回路要素（例えば多数
のゲートや２個の状態をとる素子等）を具える凝
つた論理回路を用いる代りに、HS手段を読出し
専用メモリROM、アドレスカウンタADCR及び
論理AND機能素子（本例ではNANDゲート１４
０を含む）で構成するという解決策がとられてい
る。また、本例では選択動作がDL２部内にある
識別子比較手段内で行なえるようにアレンジして
ある。このような比較手段IDCOMPはカウンタ
ADCR並びに排他的論理和ゲート１４２及びフ
リツプフロツプDFFによりアドレスされる読出
し専用メモリROMと協働する。またコレクタを
開放したインバータ１４４及びコレクタを開放し
たNANDゲート１４６とを設けるが、この２つ
は一緒になつて書込み出力端子CWを形成する。
回路要素１４８と１５０もインバータであり、１
５１はNORゲートである。

以下に第１６図につき動作を詳細に説明する
が、この第１６図ではアドレスＡ（０…ｎ、ｎ＋
１、ｎ＋２、ｎ＋３）、時間間隔Tt及びROMの
アドレスＡのアドレス部を表わす関連時因子a_AI、
a_B、a_1i、…a_Fは左欄に登場し、右欄には関連アド
レツシングに応答してROMの出力端子、Ｄ、
０、１、２、３、４、５、６に現われる記憶内容
がのつている。

要求がなくREQ＝０であると仮定する。また
ラインＣ＝０と仮定する。こうするとゲート１５
１の出力側は０となり（＝０）、アドレスカ
ウンタADCRの一切の計数位置がクリアされる。
これによりROMの入力端子はＡ（０…ｎ、…）＝
０となり、従つてROMの全ての出力信号が０と
なる。仮にＡ（…ｎ＋１、及び／又はｎ＋２…）
のために１個又は複数個の出力信号が１であると
すると、もはやそのような状態ではない。

要求がなくREQ＝０であると仮定する。また
ラインＣ＝１であると仮定する。この時もゲート
１５１の出力側は０であつて、同じこと即ち
ADCRをクリアすることが行なわれる。

要求が存在し、すなわちREQ＝１であつて、
ラインＣ＝０（従つて「使用中」）であると仮定す
る。この時も同じことが起こる。

要求が存在し、すなわちREQ＝１であつて、
ラインＣ＝１であると仮定する。この時ゲート１
５１の入力端子は全て０である（その理由は、Ｄ
４＝０であつて、従つて＝１であり、これが
インバータ１５０で反転されてゲート１５１には
０が入力されるからである）。従つて＝１と
なり、アドレスカウンタADCRが計数動作を開
始する。即ち（当該モジユールのクロツク信号発
生器から）Ｃ１を介して入つてくるクロツクパル
スを数える。しかしこの時もADCRを通り抜け
たアドレスＡ（０）、Ａ(1)等は依然として全てのＤ
を０にする。ここでラインＣ＝１がＣ＝０になる
と、手続きは前に戻り、カウンタADCRがクリ
アされる。これはバスが依然として前の通信のた
めに使用中であるため要求を許さないことを意味
する。ここで注意すべきことは、このように
REQ＝１のときモジユールｉの識別子及び／又
は優先順位のデータIDiが入力端子を介してレ
ジスタIDCOMP内に蓄わえられることである。
これに続いてこのレジスタはイネーブルされ
（「Ｓ」）、クロツク入力端子Ｄから入つてくるクロ
ツクに合わせて記憶内容を内方へへシフトさせて
ゆく。REQ＝１でＣ＝１であり、ADCRがTt＝
T_Ai（第３図参照）（第１の時間間隔）を成立させ
る位置a_Aiに達すると、ROMの出力端子Ｄ４から
１が出力され、これによりゲート１４０が準備完
了状態となる。これはこの瞬時以後「インダクシ
ヨン」が起こり得ることを意味する。この間もカ
ウンタADCRは計数し続け、その間はROMのい
ずれの出力も変わらない。そしてカウンタ
ADCRが位置a_Bに達した時、時間間隔Tt＝T_Bi
（第２の時間間隔）に達する。この位置でROM
の出力端子Ｄ１は１になる。こうなるとコレクタ
が開放されているトランジスタを具えるインバー
タ１４４を介してラインＣは０となる（第３図の
点３）。なお位置a_Bに達する前にラインＣ自体に
０が印加された時もこのようになる。これは他の
モジユールが早い時期に自己のT_Bjに到達してし
まうことがあるため起こり得ることである。この
ようにラインＣ＝０になるとインバータ１４８を
介してNANDゲートが開成される（その理由は、
Ｄ４は既に１になつているからである）。従つて
LD＝０となり、カウンタADCRに強制的に位置
a_Bがロードされる（a_Bはロード指令でカウンタに
ロードされる値でカウンタ内でソルダされてい
る）。この時インダクシヨンが起こり、Ｄ１＝０
が現われ、書込み出力端子CWを介してＣ＝０に
する。次に開始ビツト（第３図で３と４の間）を
送る。即ちTt＝T_1i＝a_1i・T_Ciが経過し終る迄Ｃ
＝０とする。カウンタADCRはa_Bから引き続いて
計数する。（クリアされることはない。その理由
は、Ｄ４が再度０となり、従つてLD＝１となり、
これがインバータ１５０で反転されたNORゲー
ト１５１の入力端子に０が加わる。これはCLR
＝１を意味する。）位置a_B＋a_1iでＤ２＝１となり、ゲート１４６
が開可能状態となる。これはレジスタIDCOMP
内に納まつている識別子及び／又は優先順位ID_i
の（最高位）のビツトがラインＣに印加されるこ
とを意味する。これにより１／０が０／１として
ラインＣに書き込まれる。（第３図の点４）。他の
モジユールのビツトと併せてラインＣで布線
AND機能が働らく。更に計数を続け、a_B＋a_2iに
達するまではROMの出力端子Ｄ２に１が供給さ
れ、前記ビツトが提供され続ける。また、Ｄ０も
１となり、フリツプフロツプDFFがこれにより
クロツクされる（これは既にREQ＝１により準
備されている）。第３図の点５（サンプル）。この
フリツプフロツプDFFの入力端子には排他的論
理和ゲート１４２の出力信号が入力される。この
信号はモジユール自体からIDCOMPを介して印
加されるビツトとラインＣ上に存在するビツトと
に排他的論理和機能を施した結果である。これら
の両ビツトは（共に０又は１で）同じであること
もあるし、異なることもある。同じである場合は
フリツプフロツプDFFの入力端子に１が入力さ
れ、フリツプフロツプDFFの出力側にも１が現
われる。この１は少なくともクロツクパルスとし
て新規にＤ０＝１が現われない間保たれる。この
１はROMをアドレスし、アドレス部Ａ（ｎ＋３）
＝１となる。従つて全体のアドレスはａ（a2、
０、０、１）となる。前記両ビツトが同じでない
場合はフリツプフロツプDFFの出力信号が０と
なり、アドレス部Ａ（ｎ＋３）＝０となる。この時
全体のアドレスは（a2、０、０、０）である。
以上のことは一致の場合にアーピトレイシヨンが
行なわれることを意味する。この場合モジユール
は次のビツトについてのアービトレイシヨンに参
加し続けることができる。この場合ROMは上記
Ａ（ｎ＋３）＋１で所定のセクシヨンをアドレスさ
れる。従つて当該モジユールはなおマスタとなる
機会を保有している。不一致の場合はアービトレ
イシヨンが行なわれず、当該モジユールはマスタ
となることができない。その理由は、高位の識別
子番号及び／又は優先順位を有するモジユールも
REQ＝１となつているからである。アービトレ
イシヨンの例を挙げると、識別子Ｍ１＝01は反転された後10としてライン
Ｃに与えられる。

識別子Ｍ２＝10は反転された後01としてライン
Ｃに与えられる。

識別子Ｍ３＝11は反転された後00としてライン
Ｃに与えられる。

最高位のビツトについて言えばラインＣの布線
ANDを介して０を出す。手段IDCOMP並びにフ
リツプフロツプDFF及びゲート１４２によりこ
れは次のものを生ずる。

Ｍ１：DFFの出力＝０従つてＡ（ｎ＋３）＝０
行なわれずＭ２：DFFの出力＝１従つてＡ（ｎ＋３）＝１
行なわれるＭ３：DFFの出力＝１従つてＡ（ｎ＋３）＝１
行なわれるそれ故Ｍ２とＭ３だけが（第２のビツトに対す
る）先のアービトレイシヨンに参加する。第２の
ビツトに対してＣ＝０が成立する。従つてＭ２の
場合はDFFの出力端子に０が現われ、Ａ（ｎ＋
３）＝０となる。従つてアービトレイシヨンは行
なわれない。Ａ（ｎ＋３）＝１となり、従つてアー
ビトレイシヨンが行なわれるのはＭ３の場合だけ
である。そこでＭ３が選ばれる。この場合ROM
内で下記のことが行なわれる。「アービトレイシ
ヨンが行なわれない」場合はアドレツシングは
ROMのアドレス部がＡ（ｎ＋３）＝０となる部分
で行なわれる。この間アドレスカンウタは更に計
数を続ける。ROMのこの部分ではいずれの場合
でもＤ１＝Ｄ２＝Ｄ３＝０である。従つてそれ以
上アービトレイシヨンのためにビツトが提供され
ることはない。この時CWは常時１でそれ以上の
効果はない。Ｄ３＝０のためACKが起こらず、
これによりこのモジユールがシステムのマスタと
してデータ転送する許可が得られないことを意味
する。この間カウンタADCRで計数が続く（全
てのモジユール；しかし、未だ先のアービトレイ
シヨンにかかわつている１個又は複数個のモジユ
ールしかラインＣに作用しない）。

位置a_B＋a_3iに達した時カウンタADCRは時刻
Tt＝T_Bi＋T_3iに達する（第３図の点６）。この時
全ての出力端子Ｄ０，…６は０となる。そしてラ
インＣ上はレベル１になる（第３図の点５以後の
ストツプビツト）。カウンタは更に計数し続けて
a_Bi＋a_Eiに至る（第３図の点７）。ここでT_Bi後第
１の時間間隔T_Eiに達する。ここでもインダクシ
ヨンが起こり得る。即ち出力端子Ｄ４が１とな
り、これによりゲート１４０が準備される。Ｄ６
も１となる。斯くしてROMはアドレス部Ａ（ｎ
＋２）＝１によりアドレスされる部分に到達する。
ここで優先順位及び／又は識別子データの第２ビ
ツトを処理するための制御ビツトが蓄わえられ
る。（本例ではＤ５及びＤ６の2²＝４ビツトがこ
れである）。カウンタADCRは更に位置a_B＋a_Fに
達する迄計数し続ける（この位置a_B＋a_FはT_Biの
後に第２の時間間隔T_Fi＝a_F・T_Ciが続くことをを
意味する）。これにより再度Ｄ１＝１となる（そ
して後に行なわれる第２のビツトの処理のためＤ
６は１であり続ける）。第２のビツトをレジスタ
IDCOMPから出し、ゲート１４６に印加する。
同時にＤ１＝１のためラインＣに０が現われる。
こうなるとこのＣ＝０はインバータ１４８を介し
て１を、既にイネーブルされているゲート１４０
に与える。従つて＝０となり、カウンタ
ADCRが再度位置a_Bをとらされる。この点（第３
図の点８）をあたかも位置a_Bであるかのようにし
てサイクルが再スタートする。こうしてカウンタ
はTt＝T_Bi＋T_1iに進む。そしてここで（Ｄ２＝１
のため）優先順位及び／又は識別子データの第２
ビツトがゲート１４６を介してラインＣにのる。

CRを介してラインＣ上の０を読み取つた後に
カウンタが位置a_B＋a_Fに達した時はa_Bは既に
ADCRにロードされており（インダクシヨン）、
プロセスは新サイクルを進む（第３図の点８）。
この点８から次のビツトをアービトレイシヨンす
るための新サイクルがスタートする（前述したと
ころを参照）。

モジユールがいつも「アービトレイシヨンを行
なう」という結果を得る場合はＡ（ｎ＋３）がず
つと１にとどまり、その結果最後のビツト（本例
では第４のビツト）のサイクルが完了した時点で
アドレスＡ（a_B＋a_F、１、１、１）を受けて出力
端子Ｄ３に１が現われる。これはACK＝１を意
味する。斯くしてそのモジユールがマスタと定め
られる。

明らかに第５図に示した時間線図での応答時間
T_Riは短かい。これはモジユールMiでインダクシ
ヨンが行なわれた場合にＤ１＝１となる位置で
ROMが直接アドレスされるためである（モジユ
ールMjがT_Bjに到達したとすると、これはモジユ
ールMjによりＣ＝０になつたことを意味する）。
斯くしてこのモジユールMiもＣ＝０とする。し
たがつて、T_Riは全く回路によつて決まる。これ
は第１３図の例のT_Riとは異なる。第１３図のプ
ログラムを組んであるデイジタル信号処理装置は
T_Ai／T_Biの場合はブロツク９８（Ｎ）もしくはブ
ロツク１０２の後又はT_Ei／T_Fiの場合はブロツク
１３０（Ｍ）若しくはブロツク１３４の後ブロツ
クの各段階を実行して端子CW＝P17に０が現わ
れるようにし（ブロツク１０４）且つTt＝０の
場合はまたカウンタCRが０になるようにする。
これには長時間を要し、これがためT_Riは回路で
決まる場合よりも長くなる。この問題を解決する
ためバスとデータ発信・受信機として用いられる
プログラムを組まれたデイジタル信号処理装置と
の間に「準備完了」から「使用中」への論理レベ
ルの変化を検出する検出器を設けることができ
る。

これを第１７図に示した。この検出器はインバ
ータ１５２とNANDゲート１５４とから成るが、
インバータ１５２はバスラインＣからの信号を受
け取り、NANDゲート１５４はインバータ１５
２からくる信号とプロセツサMi（8048）から送ら
れてくる信号とを受け取る。なおNANDゲート
１５４の出力端子はバスラインＣに接続する。

出力端子Ｐ２７はプロセサMi（本例では8048）
の一つの端子であつて、そのレベルは本発明に係
る動作が行なわれている時CR＝a_Ai（ブロツク９
４、FDETM）又はCR＝a_Ei（ブロツク１２８、第
１３図のFDETM）の場合P27が１となるように
決まる。この時以下のことが起こる。NANDゲ
ート１５４が準備完了状態になる。ラインＣから
インバータ１５２に０レベルが到達するものとす
る。他方NANDゲート１５４を介してこのモジ
ユールMiからラインＣにも０が与えられるもの
とする。それ故モジユールMiのT_Ai又はT_Ei後
（T_Bi若しくはT_FiにおいてMi自体により又はT_Bj
若しくはT_Fjにおいて別のモジユールMjにより）
ラインＣが０となるや否や、MiはＣを０にする。
これによりT_Riは短かくなる。端子Ｐ２７は更に
プロセサがピンP17に０を与える（P17：０）時
もＰ２７が０となるように規定され、従つて検出
器はそれ以上働らかず（NANDゲート１５４の
出力端子からは常時１が出力される）ようにす
る。

注意すべきことは、明らかに端子Ｐ２７を用い
る代りに、プロセサを含むことなくNANDゲー
ト１５４が制御されるような解決策をとることが
できることである。第１７図では一例として時間
間隔T_Aiの場合につき一点鎖線で囲んでこれを示
してある。この場合は０位置に到達した時桁上げ
信号CYを出力する付加的なカウンタDETCRを
設け、このCYがのるラインをNANDゲート１５
４に接続する。動作は下記の通りである。プロセ
サ端子Ｐ１６はカウンタDETCRの反転クリア入
力端子に接続し、T_Aiが働らく（P16＝１）
の動作時だけカウンタがクリアされることがない
ようにする。また、LDとCKを介する制御がある
にもかかわらず、カウンタは決して重要となるこ
とはなく、CYも０信号となる。ライン上で０か
ら１への変化が生ずる度毎にLD＝１となること
によりカウンタDETCRに−a_Aiに等しい値がロー
ドされる。この時前に到達していた位置（これは
以前の−a_Ai迄カウンタダウンする試みの際に到
達していた可能性がある）は消去される。プロセ
サの端子Ｔ０はクロツク出力端子と定められる
が、これを介して計数パルスがカウンタDETCR
に達し、このカウンタDETCRがカウントダウン
してゆく。

カウンタ位置０に達し、従つてT_Aiに到達した
時次のことが起こる。即ち端子CYから桁上げ信
号がNANDゲート１５４に送られ、これで
NANDゲート１５４が準備される。Mi自身又は
別のモジユールMjのためラインＣが０にされる
と、インバータ１５２を介して（NANDゲート
に１が入力され）このNANDゲート１５４がラ
インＣに０を供給する。これによつても迅速な応
答が得られ、T_Riが短かくなる。この際カウンタ
自身は前進しない。その理由は、CY＝１が能動
的な入力端子を閉塞する（＝１従つてENA
＝１）ためである。このためCYは１であり続け
る。これはこの動作が完了する迄続く。これは本
例ではP17：＝０を意味する。この時P16も０と
なり、従つて＝０である。これはカウンタ
がクリアされ、従つて再度CYが０となり、
NANDゲート１５４がも早や準備されないこと
を意味する。検出器はそれ以上働らかない。

【図面の簡単な説明】

第１図は通信バスを介して行なわれる通信を構
成する若干個の動作を示す説明図、第２図は単一
ラインの形態をした転送媒体を具える多局発信・
受信機データ処理装置のブロツク図、第３図は第
２図のデータ処理装置に関連する時間線図、第４
図は２本のラインの形態をした転送媒体を具えた
多局発信／受信機データ処理装置のブロツク図、
第５図は第４図の場合の時間線図、第６図は３本
のラインの形態をした転送媒体を具える多局発
信／受信機データ処理装置のブロツク図、第７図
は３本のラインの形態をした転送媒体を具えるデ
ータ処理装置の変形例のブロツク図、第８ａ及び
８ｂ図はデイジタル信号処理装置を構成するモジ
ユールの２個の実施例の説明図、第９図は割り込
みをする場合の流れ図、第１０図は主プログラム
の流れ図、第１１図は割り込み手続きの流れ図、
第１２図は割り込み手続きの詳細な流れ図、第１
３図はバスが「準備完了」か否かを検査する場合
の流れ図、第１４図は第１の部分と第２の部分と
から成るデータ発信機及び／又は受信機のブロツ
ク図、第１５図は第１４図の詳細なブロツク図、
第１６図は第１５図の場合の時間ビツト図、第１
７図は「準備完了」／「使用中」変化の説明図で
ある。 Mi……発信機及び／又は受信機（モジユー
ル）、Ｃ……単一ラインの通信バス、Ｋ……制御
転送媒体、Ｄ……データ転送媒体、T_Ai……第１
の時間間隔、T_Bi……第２の時間間隔、CR……制
御入力端子、CW……制御出力端子、REQ……要
求出力端子、ACK……肯定応答入力端子、DL１
……第１の部分、DL２……第２の部分、
IDCOMP……識別子比較手段、ADCR……アド
レスカウンタ。

Claims

【特許請求の範囲】１データ発信機またはデータ受信機の少なくと
もいずれか一方を有し、かつ接続されるべき通信
バス上での情報伝送に関する動作に能動的に参加
する通信装置において、前記通信バスが当該通信装置が行うべき通信に
関する動作に対して準備完了状態であるか否かを
第１の時間間隔に基づいて判定する第１の検出手
段と、前記通信バスが上記動作に関連する動作に対し
て準備完了状態であるか否かを前記第１の時間間
隔より長い第２の時間間隔に基づいて判定する第
２の検出手段と、少なくとも１つの制御入力端および少なくとも
１つの制御出力端と、前記第２の検出手段により前記第２の時間間隔
が経過したことが検出された後に、前記制御出力
端を介して、前記通信バス上の「準備完了」を示
す論理レベルを「使用中」を示す論理レベルに切
り換える切り換え手段と、前記制御入力端子を介して前記通信バス上の
「使用中」を示す論理レベルが受信され、かつ前
記第１の検出手段により少なくとも前記第１の時
間間隔が経過したと判定されている場合に、前記
制御出力端を介して「使用中」を示す論理レベル
を前記通信バスに供給する供給手段と、を具備していることを特徴とする通信装置。２特許請求の範囲第１項に記載の通信装置にお
いて、前記第１の検出手段または前記第２の検出
手段或いは前記切り換え手段または前記供給手段
の内の少なくともいずれか１つをプログラムされ
た機能として有しているデジタル信号処理装置を
具備することを特徴とする通信装置。３特許請求の範囲第２項に記載の通信装置にお
いて、前記通信バス上での「準備完了」を表す状
態から「使用中」を表す状態への論理レベルの遷
移を検出する遷移検出手段を更に有し、前記供給
手段が、この遷移検出手段の出力に応答して、当
該供給手段の前記「使用中」を表す論理レベルを
前記制御出力端に供給するに要する応答時間を減
少させることを特徴とする通信装置。４特許請求の範囲第１項に記載の通信装置にお
いて、当該通信装置は第１の部分と第２の部分と
を有し、上記第１の部分は前記データ発信機また
は前記データ受信機の内の少なくともいずれか一
方を含むと共に少なくとも１つの要求出力端と少
なくとも１つの確認入力端とを有し、前記第２の
部分は当該第２の部分を前記要求出力端と前記確
認入力端とを各々介して前記第１の部分に接続す
るための要求入力端と確認出力端とを各々備え、
かつ前記第２の部分は前記第１の検出手段または
前記第２の検出手段或いは前記切り換え手段また
は前記供給手段の内の少なくともいずれか１つを
含むと共に前記制御入力端および前記制御出力端
によつて前記通信バスに接続されていることを特
徴とする通信装置。５特許請求の範囲第４項に記載の通信装置にお
いて、前記第２の部分は識別情報比較手段を有
し、この比較手段により前記データ発信機または
前記データ受信機の内の少なくともどちらか一方
の識別情報と前記通信バスを介して受信された識
別情報とを比較することを特徴とする通信装置。６特許請求の範囲第４項に記載の通信装置にお
いて、前記第２の部分はリードオンリメモリと、
アドレスカウンタと、論理アンド機能手段とを有
し、前記リードオンリメモリは前記アドレスカウ
ンタによりアドレス指定され、前記アドレスカウ
ンタは、前記第２の部分により前記要求入力端を
介して要求信号が受信された場合、前記第１の部
分からクロツク信号入力端を介して供給されるク
ロツク信号を前記通信バスが「準備完了」状態で
あることを条件に計数し、前記リードオンリメモ
リは前記アドレスカウンタが前記第１の時間間隔
を表す計数位置に到達した時に前記論理アンド機
能手段を動作準備完了状態にする出力ビツトを発
生し、前記リードオンリメモリは、前記アドレス
カウンタが前記第２の時間間隔を表す計数位置に
到達した時か、または前記通信バス上の「準備完
了」を表す論理レベルから「使用中」を表す論理
レベルへの変化によつて前記論理アンド機能手段
により前記アドレスカウンタに前記第２の時間間
隔に対応する計数位置を強制的に設定させると同
時に前記制御出力端に「使用中」を表す論理レベ
ルを供給することを特徴とする通信装置。７特許請求の範囲第６項に記載の通信装置にお
いて、前記リードオンリメモリは前記アドレスカ
ウンタにより、前記識別情報比較手段と協働して
前記識別情報の比較を実行するようにアドレス指
定されることを特徴とする通信装置。