JPH0349305A - Ａｇｃ回路 - Google Patents
Ａｇｃ回路Info
- Publication number
- JPH0349305A JPH0349305A JP18542589A JP18542589A JPH0349305A JP H0349305 A JPH0349305 A JP H0349305A JP 18542589 A JP18542589 A JP 18542589A JP 18542589 A JP18542589 A JP 18542589A JP H0349305 A JPH0349305 A JP H0349305A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- control signal
- output
- control
- gain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 8
- 230000003321 amplification Effects 0.000 claims description 20
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 20
- 238000012544 monitoring process Methods 0.000 claims description 14
- 238000006243 chemical reaction Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000005562 fading Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＡＧＣ回路に関し、特にフェージング周波数
に比べて周期が十分短く、かつ、タイミングのわかって
いる断続的（バースト的）な信号を増幅器にて利得制御
する場合、無人力時にフルゲインになる事を防止する為
のＡＧＣ回路に関する。
に比べて周期が十分短く、かつ、タイミングのわかって
いる断続的（バースト的）な信号を増幅器にて利得制御
する場合、無人力時にフルゲインになる事を防止する為
のＡＧＣ回路に関する。
従来、この種のＡＧＣ回路は、第４図に示す様に、制御
信号９により入力信号１の増幅率が制御された可変増幅
部２と、可変増幅部２の出力を出力信号４として得ると
共に出力信号４のレベルに対応した出力監視信号５を出
力する検出部３と、あらかじめ基準電圧発生部７にて設
定さ九た基準電圧６と出力監視信号５とを比較して出力
信号４０レベルを一定値に保つ様に利得制御する制御信
号９を出力する制御部８とから構成される負帰還ループ
を備えたＡＧＣ回路であった。
信号９により入力信号１の増幅率が制御された可変増幅
部２と、可変増幅部２の出力を出力信号４として得ると
共に出力信号４のレベルに対応した出力監視信号５を出
力する検出部３と、あらかじめ基準電圧発生部７にて設
定さ九た基準電圧６と出力監視信号５とを比較して出力
信号４０レベルを一定値に保つ様に利得制御する制御信
号９を出力する制御部８とから構成される負帰還ループ
を備えたＡＧＣ回路であった。
上述した従来のＡＧＣ回路は、負帰還ループを構成して
出力レベルを一定値に保つ制御を行っている為、第５図
（ａ）に示す様な断続的（バースト的）な入力信号が入
力された場合、無人力の状態では可変増幅部２のゲイン
はフルゲインとなっている。この為その後にバースト信
号が入力された場合、バースト信号が入力された瞬間は
負帰還ループの制御がおいつかず、第５図（ｂ）に示す
様に、出力信号は希望するレベルよりもはるかに高いレ
ベルとなり、その後、負帰還ループの応答速度で希望す
るレベルに収束するまでに長い時°間がかかるという欠
点がある。
出力レベルを一定値に保つ制御を行っている為、第５図
（ａ）に示す様な断続的（バースト的）な入力信号が入
力された場合、無人力の状態では可変増幅部２のゲイン
はフルゲインとなっている。この為その後にバースト信
号が入力された場合、バースト信号が入力された瞬間は
負帰還ループの制御がおいつかず、第５図（ｂ）に示す
様に、出力信号は希望するレベルよりもはるかに高いレ
ベルとなり、その後、負帰還ループの応答速度で希望す
るレベルに収束するまでに長い時°間がかかるという欠
点がある。
第１の本発明のＡＧＣ回路は、第１の制御信号により入
力信号の増幅率が制御される可変増幅部と、この可変増
幅部の出力を出力信号として得ると共にこの出力信号の
レベルに対応した出力監視信号を出力する検出部と、あ
らかじめ設定した基準電圧と前記出力監視信号とを比較
して前記出力信号のレベルを一定値に保つ様に第２の制
御信号を出力する制御部とを備える負帰還ループを具備
するＡＧＣ回路において、直流電圧である前記第２の制
御信号を瞬時に充電する電圧保持回路と、この電圧保持
回路に前記直流電圧を充電する為に必要な時間だけ閉じ
、かつ、前記電圧保持回路に充電された電圧を第３の制
御信号として出力する為に前記第２の制御信号によると
は別のループを構成して必要な時間だけ閉じる事の可能
な第１の切替スイッチと、前記第２の制御信号と前記第
３の制御信号とを必要な時に切替えて前記第１の制御信
号を出力する第２の切替スイッチとを含んでいる。第２
の発明のＡＧＣ回路は、第１の制御信号により入力信号
の増幅率が制御される可変増幅部と、この可変増幅部の
出力を出力信号として得ると共にこの出力信号のレベル
に対応した出力監視信号を出力する検出部と、あらかじ
め設定した基準電圧と前記出力監視信号とを比較して、
前記出力信号のレベルを一定値に保つ様に第２の制御信
号を出力する制御部とを備える負帰還ループを具備する
ＡＧＣ回路において、 −。
力信号の増幅率が制御される可変増幅部と、この可変増
幅部の出力を出力信号として得ると共にこの出力信号の
レベルに対応した出力監視信号を出力する検出部と、あ
らかじめ設定した基準電圧と前記出力監視信号とを比較
して前記出力信号のレベルを一定値に保つ様に第２の制
御信号を出力する制御部とを備える負帰還ループを具備
するＡＧＣ回路において、直流電圧である前記第２の制
御信号を瞬時に充電する電圧保持回路と、この電圧保持
回路に前記直流電圧を充電する為に必要な時間だけ閉じ
、かつ、前記電圧保持回路に充電された電圧を第３の制
御信号として出力する為に前記第２の制御信号によると
は別のループを構成して必要な時間だけ閉じる事の可能
な第１の切替スイッチと、前記第２の制御信号と前記第
３の制御信号とを必要な時に切替えて前記第１の制御信
号を出力する第２の切替スイッチとを含んでいる。第２
の発明のＡＧＣ回路は、第１の制御信号により入力信号
の増幅率が制御される可変増幅部と、この可変増幅部の
出力を出力信号として得ると共にこの出力信号のレベル
に対応した出力監視信号を出力する検出部と、あらかじ
め設定した基準電圧と前記出力監視信号とを比較して、
前記出力信号のレベルを一定値に保つ様に第２の制御信
号を出力する制御部とを備える負帰還ループを具備する
ＡＧＣ回路において、 −。
眞前記第２の制御信号を必要なタイミングでアナログ信
号からディジタル信号に変換するＡ／Ｄ変換部と、前記
ディジタル信）を−時的に保存する記憶装置と、必要な
タイミングで前記記憶装置に保存された前記ディジタル
信号をアナログ信号に変換するＤ／Ａ変換部と、このＤ
／Ａ変換部がして 出力する ループ切替スイッチと、前記Ａ／Ｄ変換部、前記記憶装
置、前記Ｄ／Ａ変換部及び前記ループ切替〔実施例〕 次に、本発明について図面を参照して説明する。
号からディジタル信号に変換するＡ／Ｄ変換部と、前記
ディジタル信）を−時的に保存する記憶装置と、必要な
タイミングで前記記憶装置に保存された前記ディジタル
信号をアナログ信号に変換するＤ／Ａ変換部と、このＤ
／Ａ変換部がして 出力する ループ切替スイッチと、前記Ａ／Ｄ変換部、前記記憶装
置、前記Ｄ／Ａ変換部及び前記ループ切替〔実施例〕 次に、本発明について図面を参照して説明する。
第１図は第１の発明の一実施例を示すブロック図、第２
図（ａ）〜（ｃ）は本実施例の動作を説明するための図
である。
図（ａ）〜（ｃ）は本実施例の動作を説明するための図
である。
第１図に示す実施例は、制御信号９ｃにより入力信号１
の増幅率が制御された可変増幅部２と、可変増幅部２の
出力を出力信号４として得ると共に出力信号４のレベル
に対応した出力監視信号５を出力する検出部３と、あら
かじめ基準電圧発生部７にて設定された基準電圧６と出
力監視信号５とを比較して出力信号４のレベルを一定に
保つ様に制御する制御信号９ａを出力する制御部８との
他に、直流電圧である制御信号９ａを瞬時に充電する電
圧保持回路１１と、電圧保持回路１１に制御信号９ａを
充電する為に必要な時間だけ閉じ、かつ充電された電圧
を制御信号９ｂとして出力する為に制御信号９ａとは別
のループを構成して必要な時間だけ閉じる事の可能な切
替スイッチ１゜と、制御信号９ａと制御信号９ｂとを必
要な時に切替える切替スイッチ１２とを有している。
の増幅率が制御された可変増幅部２と、可変増幅部２の
出力を出力信号４として得ると共に出力信号４のレベル
に対応した出力監視信号５を出力する検出部３と、あら
かじめ基準電圧発生部７にて設定された基準電圧６と出
力監視信号５とを比較して出力信号４のレベルを一定に
保つ様に制御する制御信号９ａを出力する制御部８との
他に、直流電圧である制御信号９ａを瞬時に充電する電
圧保持回路１１と、電圧保持回路１１に制御信号９ａを
充電する為に必要な時間だけ閉じ、かつ充電された電圧
を制御信号９ｂとして出力する為に制御信号９ａとは別
のループを構成して必要な時間だけ閉じる事の可能な切
替スイッチ１゜と、制御信号９ａと制御信号９ｂとを必
要な時に切替える切替スイッチ１２とを有している。
次に、第１図に示す実施例の動作について説明する。
本実施例では、第２図（ａ）に示した様なフェージング
特性を保ち、かつ、タイミングのわがっている断続的（
バースト的）な入力信号１のｎ番目のバースト信号を利
得制御する場合、第２図（ｂ）に示した様に、ｎ番目の
バースト信号の立上がり時に可変増幅部２の利得がｎ−
１番目のバースト信号の立下がり時の利得になる様に制
御され、第２図（ｃ）の出力信号４が得られる。
特性を保ち、かつ、タイミングのわがっている断続的（
バースト的）な入力信号１のｎ番目のバースト信号を利
得制御する場合、第２図（ｂ）に示した様に、ｎ番目の
バースト信号の立上がり時に可変増幅部２の利得がｎ−
１番目のバースト信号の立下がり時の利得になる様に制
御され、第２図（ｃ）の出力信号４が得られる。
これは切替スイッチ１０．１２の以下の動作による。
ｎ−１番目のバースト信号の立下がりのタイミングに合
わせて切替えスイッチ１ｏを制御信号９ａ側に閉じ、ｎ
−１番目のバースト信号の立下がりの時の利得を得る為
の制御信号９ａを電圧保持回路１１に充電し、充電後、
切替スイッチ１ｏを開き、制御信号９ａを電圧保持回路
１１に保持する。そして、ｎ番目のバースト信号の立上
がりのタイミングに合わせて切替スイッチ１０を制御信
号９ｂ側に閉じると同時に、切替スイッチ１２により制
御信号９ｂを選択する。そして、ｎ番目のバースト信号
が立ち上がった瞬間、切替スイッチ１２を制御信号９ａ
側に選び、通常の負帰還ループを構成してＡＧＣ動作を
行う。このように動作することにより、無人力の状態か
らｎ番目のバースト信号が現われても可変増幅部２はフ
ルゲインならず、ｎ−１番目のバースト信号の立下がり
時の利得から利得制御が始まる。そして、ｎ番目のバー
スト信号の立下がりの時には同様にして制御信号９ａを
充電保持し、ｎ＋１番目のバースト信号の立上がり時の
制御信号の情報とする。以下同様に、ｎ＋１番目のバー
スト信号、ｎ＋２番目のバースト信号・・・・・・に関
し利得制御を繰返し行う。
わせて切替えスイッチ１ｏを制御信号９ａ側に閉じ、ｎ
−１番目のバースト信号の立下がりの時の利得を得る為
の制御信号９ａを電圧保持回路１１に充電し、充電後、
切替スイッチ１ｏを開き、制御信号９ａを電圧保持回路
１１に保持する。そして、ｎ番目のバースト信号の立上
がりのタイミングに合わせて切替スイッチ１０を制御信
号９ｂ側に閉じると同時に、切替スイッチ１２により制
御信号９ｂを選択する。そして、ｎ番目のバースト信号
が立ち上がった瞬間、切替スイッチ１２を制御信号９ａ
側に選び、通常の負帰還ループを構成してＡＧＣ動作を
行う。このように動作することにより、無人力の状態か
らｎ番目のバースト信号が現われても可変増幅部２はフ
ルゲインならず、ｎ−１番目のバースト信号の立下がり
時の利得から利得制御が始まる。そして、ｎ番目のバー
スト信号の立下がりの時には同様にして制御信号９ａを
充電保持し、ｎ＋１番目のバースト信号の立上がり時の
制御信号の情報とする。以下同様に、ｎ＋１番目のバー
スト信号、ｎ＋２番目のバースト信号・・・・・・に関
し利得制御を繰返し行う。
第３図は第２の発明の一実施例を示すブロック図である
。
。
第３図に示す実施例は、制御信号９ｅにより入力信号１
の増幅率が制御された可変増幅部２と、可変増幅部２の
出力を出力信号４として得ると共に出力信号４０レベル
に対応した出力監視信号５を出力する検出部３と、あら
かじめ基準電圧発生部７にて設定された基準電圧６と出
力監視信号５とを比較して出力信号４のレベルを一定に
保つ様に制御する制御信号９ａを出力する制御部８との
他に、制御信号９ａをアナログ信号からディジタル信号
に変換するＡ／Ｄ変換部１３と、Ａ／Ｄ変換部１３によ
り変換されたディジタル信号を一時的に保存するＲＡＭ
１４と、ＲＡＭ１４に保存されたディジタル信号をアナ
ログ信号に変換するＤ／Ａ変換部１５と、Ｄ／Ａ変換部
１５により変換されたアナログ信号である制御信号９ｄ
と制御信号９ａとのいずれか一方を選択する事を可能と
するループ切替スイッチ１６と、Ａ／Ｄ変換部１３゜Ｒ
ＡＭ１４．Ｄ／Ａ変換部１５．ループ切替スイッチ１６
を外部のタイミング信号１８により制御する事を可能に
するＣＰＵＩＨとを有している。
の増幅率が制御された可変増幅部２と、可変増幅部２の
出力を出力信号４として得ると共に出力信号４０レベル
に対応した出力監視信号５を出力する検出部３と、あら
かじめ基準電圧発生部７にて設定された基準電圧６と出
力監視信号５とを比較して出力信号４のレベルを一定に
保つ様に制御する制御信号９ａを出力する制御部８との
他に、制御信号９ａをアナログ信号からディジタル信号
に変換するＡ／Ｄ変換部１３と、Ａ／Ｄ変換部１３によ
り変換されたディジタル信号を一時的に保存するＲＡＭ
１４と、ＲＡＭ１４に保存されたディジタル信号をアナ
ログ信号に変換するＤ／Ａ変換部１５と、Ｄ／Ａ変換部
１５により変換されたアナログ信号である制御信号９ｄ
と制御信号９ａとのいずれか一方を選択する事を可能と
するループ切替スイッチ１６と、Ａ／Ｄ変換部１３゜Ｒ
ＡＭ１４．Ｄ／Ａ変換部１５．ループ切替スイッチ１６
を外部のタイミング信号１８により制御する事を可能に
するＣＰＵＩＨとを有している。
次に、第３図に示す実施例の動作について説明する。
本実施例においても、第２図（ａ）にて示した様な入力
信号１についてｎ番目のバースト信号を利得制御する場
合、第２図（ｂ）にて示した様に、ｎ番目のバースト信
号の立上がり時に可変増幅部２の利得がｎ−１番目のバ
ースト信号の立下がり時の利得になる様に制御され、第
２図（ｃ）の出力信号４が得られることは第１図に示す
実施例におけると同様である。
信号１についてｎ番目のバースト信号を利得制御する場
合、第２図（ｂ）にて示した様に、ｎ番目のバースト信
号の立上がり時に可変増幅部２の利得がｎ−１番目のバ
ースト信号の立下がり時の利得になる様に制御され、第
２図（ｃ）の出力信号４が得られることは第１図に示す
実施例におけると同様である。
以下、このことについて説明する。
ｎ−１番目のバースト信号の立下がりのタイミングに合
わせて、ＣＰＵ１７の制御により、ｎ −１番目の立下
がりの時の利得を得る為の制御信号９ａをＡ／Ｄ変換部
１３にてＡ／Ｄ変換し、Ａ／Ｄ変換されたディジタル信
号をＲＡＭ１４に保存する。そして、ｎ番目のバースト
信号の立上がりのタイミングに合わせてＲＡＭ１４のデ
ィジタル信号をＤ／Ａ変換部１５にてＤ／Ａ変換し、ｎ
−１番目のバースト信号の立下がりの時の制御信号９ｄ
を再生し、ループ切替スイッチ１６を制御信号９ｄ側に
選ぶ。そして、ｎ番目のバースト信号が立ち上がった瞬
間、ループ切替スイッチ１６を制御信号９ａ側に選び通
常の負帰還ループを構成してＡＧＯ動作を行い、無人力
の状態からｎ番目のバースト、信号が現われてもフルゲ
インとなることなくｎ−１番目の立下がり時の利得から
利得制御が始まる。そして、ｎ番目のバースト信号の立
下がりの時には、同様にして、制御信号９ａをＡ／Ｄ変
換し、ＲＡＭ１４に保存し、ｎ＋１番目の立上がり時の
制御信号の情報とする。以下、同様にｎ＋１番目のバー
スト信号、ｎ＋２番目のバースト信号・・・・・・に関
して利得制御を繰返し行う。
わせて、ＣＰＵ１７の制御により、ｎ −１番目の立下
がりの時の利得を得る為の制御信号９ａをＡ／Ｄ変換部
１３にてＡ／Ｄ変換し、Ａ／Ｄ変換されたディジタル信
号をＲＡＭ１４に保存する。そして、ｎ番目のバースト
信号の立上がりのタイミングに合わせてＲＡＭ１４のデ
ィジタル信号をＤ／Ａ変換部１５にてＤ／Ａ変換し、ｎ
−１番目のバースト信号の立下がりの時の制御信号９ｄ
を再生し、ループ切替スイッチ１６を制御信号９ｄ側に
選ぶ。そして、ｎ番目のバースト信号が立ち上がった瞬
間、ループ切替スイッチ１６を制御信号９ａ側に選び通
常の負帰還ループを構成してＡＧＯ動作を行い、無人力
の状態からｎ番目のバースト、信号が現われてもフルゲ
インとなることなくｎ−１番目の立下がり時の利得から
利得制御が始まる。そして、ｎ番目のバースト信号の立
下がりの時には、同様にして、制御信号９ａをＡ／Ｄ変
換し、ＲＡＭ１４に保存し、ｎ＋１番目の立上がり時の
制御信号の情報とする。以下、同様にｎ＋１番目のバー
スト信号、ｎ＋２番目のバースト信号・・・・・・に関
して利得制御を繰返し行う。
以上説明した様に本発明は、タイミングのわかっている
断続的（バースト的）な入力信号を増幅器にて利得制御
する場合、無人力時からｎ番目のバースト信号が立上が
る時に、ｎ−１番目のバースト信号の立下がり時のゲイ
ンから利得制御を行う事により、従来のＡＧＣ回路の様
に無人力時にフルゲインになっている状態から利得制御
を行うよりも早く一定レベルの出力信号を得ることがで
きるという効果がある。特に、入力信号のバーストの周
期がフェージングの周期に対して十分短かければ、ｎ−
１番目のバースト信号の立下がりの時の入力レベルとｎ
番目のバースト信号の立上がりの時の入力レベルとがほ
ぼ等しいレベルとなる為、ｎ番目のバースト信号の立上
がりの時の利得制御を瞬時に行うことが可能となる。
断続的（バースト的）な入力信号を増幅器にて利得制御
する場合、無人力時からｎ番目のバースト信号が立上が
る時に、ｎ−１番目のバースト信号の立下がり時のゲイ
ンから利得制御を行う事により、従来のＡＧＣ回路の様
に無人力時にフルゲインになっている状態から利得制御
を行うよりも早く一定レベルの出力信号を得ることがで
きるという効果がある。特に、入力信号のバーストの周
期がフェージングの周期に対して十分短かければ、ｎ−
１番目のバースト信号の立下がりの時の入力レベルとｎ
番目のバースト信号の立上がりの時の入力レベルとがほ
ぼ等しいレベルとなる為、ｎ番目のバースト信号の立上
がりの時の利得制御を瞬時に行うことが可能となる。
６・・・・・・基準電圧、７・・・・・・基準電圧発生
部、８・・・・・・制御部、９ａ、９ｂ、９ｃ、９ｄ、
９ｅ・・・・・・制御信号、１０・・・・・・切替スイ
ッチ、１１・・・・・・電圧保持回路、１２・・・・・
・切替スイッチ、１３・・・・・・Ａ／Ｄ変換部、１４
・・・・・・ＲＡＭ、１５・・・・・・Ｄ／Ａ変換部、
１６・・・・・・ループ切替スイッチ、１７・・・・・
・ＣＰＵ、１８・・・・・・タイミング信号。
部、８・・・・・・制御部、９ａ、９ｂ、９ｃ、９ｄ、
９ｅ・・・・・・制御信号、１０・・・・・・切替スイ
ッチ、１１・・・・・・電圧保持回路、１２・・・・・
・切替スイッチ、１３・・・・・・Ａ／Ｄ変換部、１４
・・・・・・ＲＡＭ、１５・・・・・・Ｄ／Ａ変換部、
１６・・・・・・ループ切替スイッチ、１７・・・・・
・ＣＰＵ、１８・・・・・・タイミング信号。
Claims (2)
- （１）第１の制御信号により入力信号の増幅率が制御さ
れる可変増幅部と、この可変増幅部の出力を出力信号と
して得ると共にこの出力信号のレベルに対応した出力監
視信号を出力する検出部と、あらかじめ設定した基準電
圧と前記出力監視信号とを比較して前記出力信号のレベ
ルを一定値に保つ様に第２の制御信号を出力する制御部
とを備える負帰還ループを具備するＡＧＣ回路において
、直流電圧である前記第２の制御信号を瞬時に充電する
電圧保持回路と、この電圧保持回路に前記直流電圧を充
電する為に必要な時間だけ閉じ、かつ、前記電圧保持回
路に充電された電圧を第３の制御信号として出力する為
に前記第２の制御信号によるとは別のループを構成して
必要な時間だけ閉じる事の可能な第１の切替スイッチと
、前記第２の制御信号と前記第３の制御信号とを必要な
時に切替えて前記第１の制御信号を出力する第２の切替
スイッチとを含むことを特徴とするＡＧＣ回路。 - （２）第１の制御信号により入力信号の増幅率が制御さ
れる可変増幅部と、この可変増幅部の出力を出力信号と
して得ると共にこの出力信号のレベルに対応した出力監
視信号を出力する検出部と、あらかじめ設定した基準電
圧と前記出力監視信号とを比較して、前記出力信号のレ
ベルを一定値に保つ様に第２の制御信号を出力する制御
部とを備える負帰還ループを具備するＡＧＣ回路におい
て、前記第２の制御信号を必要なタイミングでアナログ
信号からディジタル信号に変換するＡ／Ｄ変換部と、前
記ディジタル信号を一時的に保存する記憶装置と、必要
なタイミングで前記記憶装置に保存された前記ディジタ
ル信号をアナログ信号に変換するＤ／Ａ変換部と、この
Ｄ／Ａ変換部が出力した前記アナログ信号である第３の
制御信号と前記第２の制御信号とのいずれか一方を選択
し前記第１の制御信号として出力するループ切替スイッ
チと、前記Ａ／Ｄ変換部、前記記憶装置、前記Ｄ／Ａ変
換部及び前記ループ切替スイッチを外部のタイミング信
号に基づいて制御するＣＰＵとを含むことを特徴とする
ＡＧＣ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18542589A JPH0349305A (ja) | 1989-07-17 | 1989-07-17 | Ａｇｃ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18542589A JPH0349305A (ja) | 1989-07-17 | 1989-07-17 | Ａｇｃ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0349305A true JPH0349305A (ja) | 1991-03-04 |
Family
ID=16170564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18542589A Pending JPH0349305A (ja) | 1989-07-17 | 1989-07-17 | Ａｇｃ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0349305A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05103024A (ja) * | 1991-10-09 | 1993-04-23 | Matsushita Electric Ind Co Ltd | 自動利得制御方法 |
| JP2014039243A (ja) * | 2012-07-10 | 2014-02-27 | Huwei Device Co Ltd | 高速電力増幅器制御のためのシステム及び方法 |
-
1989
- 1989-07-17 JP JP18542589A patent/JPH0349305A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05103024A (ja) * | 1991-10-09 | 1993-04-23 | Matsushita Electric Ind Co Ltd | 自動利得制御方法 |
| JP2014039243A (ja) * | 2012-07-10 | 2014-02-27 | Huwei Device Co Ltd | 高速電力増幅器制御のためのシステム及び方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS60177712A (ja) | 多重チヤネル利得予測型増幅器システム | |
| JPH0349305A (ja) | Ａｇｃ回路 | |
| US7298800B2 (en) | Analog signal control method, analog signal controller, and automatic gain controller | |
| JPH0738587B2 (ja) | 多重アナログ信号の増幅・サンプル装置 | |
| US4149117A (en) | Circuit and method for servo speed control | |
| JPS6030445B2 (ja) | 自動利得制御回路 | |
| US6014058A (en) | High-speed AGC circuit | |
| SU815879A1 (ru) | Формирователь импульсов | |
| JPS624951B2 (ja) | ||
| JP2773822B2 (ja) | 自動利得調整回路 | |
| JPH02192300A (ja) | 補聴器のディジタル利得制御回路 | |
| JP2657118B2 (ja) | 映像／音声切換装置 | |
| US6812875B2 (en) | Analog/digital converter and method for controlling the same | |
| JPH0690124A (ja) | 自動利得制御装置 | |
| JPH04299608A (ja) | 自動利得制御回路 | |
| SU1642512A1 (ru) | Устройство дл активного подавлени шума | |
| JP2822891B2 (ja) | 自動調整フィルタ回路 | |
| JPH01152985A (ja) | 直流モータの駆動制御回路 | |
| JPS61177185A (ja) | モ−タの速度制御装置 | |
| JPH0141233Y2 (ja) | ||
| JP2573607B2 (ja) | ピ−ク電圧保持回路 | |
| JP2001257548A (ja) | 音量制御方法 | |
| SU1564590A1 (ru) | Устройство дл управлени скоростью вращени электродвигател посто нного тока | |
| JPS6342513A (ja) | 自動周波数制御回路 | |
| JPH06319283A (ja) | デジタルサーボ装置 |