JPH034558A - 半導体装置 - Google Patents
半導体装置Info
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- JPH034558A JPH034558A JP14040089A JP14040089A JPH034558A JP H034558 A JPH034558 A JP H034558A JP 14040089 A JP14040089 A JP 14040089A JP 14040089 A JP14040089 A JP 14040089A JP H034558 A JPH034558 A JP H034558A
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- Pending
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Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に抵抗素子を有する半導
体装置に関する。
体装置に関する。
回路素子として抵抗素子を有する従来の半導体装置の一
例は第3図に示すように、シリコン基板1の表面に設け
た絶縁M3の上に多結晶シリコン層を堆積してこれを選
択的にエツチングし、バターニングした抵抗層4と、抵
抗層4を含む表面に設けた絶縁膜5と、抵抗層4の両端
部の絶縁膜5を開孔して設けたコンタクトホール6を介
して抵抗層4と接続する配線7を有している。
例は第3図に示すように、シリコン基板1の表面に設け
た絶縁M3の上に多結晶シリコン層を堆積してこれを選
択的にエツチングし、バターニングした抵抗層4と、抵
抗層4を含む表面に設けた絶縁膜5と、抵抗層4の両端
部の絶縁膜5を開孔して設けたコンタクトホール6を介
して抵抗層4と接続する配線7を有している。
上述した従来の半導体装置は、抵抗層が絶縁膜上に平面
的に形成されているため、高抵抗の抵抗層を形成する場
合には抵抗層の長さを長くする必要があり半導体チップ
上に占める抵抗素子の面積が大きくなり、高集積化を妨
げるという問題点がある。そのため、抵抗素子を多数必
要とする回路では半導体チップ面積が大きくなり、歩留
りも低下するという欠点がある。
的に形成されているため、高抵抗の抵抗層を形成する場
合には抵抗層の長さを長くする必要があり半導体チップ
上に占める抵抗素子の面積が大きくなり、高集積化を妨
げるという問題点がある。そのため、抵抗素子を多数必
要とする回路では半導体チップ面積が大きくなり、歩留
りも低下するという欠点がある。
本発明の目的は、半導体抵抗素子を立体的に構成して高
集積化を実現する半導体装置を提供することにある。
集積化を実現する半導体装置を提供することにある。
本発明の半導体装置は、半導体基板の一主面に設けた逆
台形状の凹部と、前記凹部を含む表面に設けた第1の絶
縁膜上に前記凹部の対向する2辺間の前記凹部の側面及
び底面に沿って設けた抵抗層と、前記抵抗層を含む表面
に設けた第2の絶縁膜と、前記第2の絶縁膜に設けたコ
ンタクトホールを介して前記抵抗層に接続する配線とを
備えている。
台形状の凹部と、前記凹部を含む表面に設けた第1の絶
縁膜上に前記凹部の対向する2辺間の前記凹部の側面及
び底面に沿って設けた抵抗層と、前記抵抗層を含む表面
に設けた第2の絶縁膜と、前記第2の絶縁膜に設けたコ
ンタクトホールを介して前記抵抗層に接続する配線とを
備えている。
次に、本発明の実施例について図面を参照して説明する
。
。
第1図(a)、(b)は本発明の一実施例を示す半導体
チップの平面図及びA−A’線断面図である。
チップの平面図及びA−A’線断面図である。
第1図(a)、(b)に示すように、シリコン基板1の
表面に逆台形状の凹部2を設け、凹部2を含む表面に酸
化シリコン膜又は窒化シリコン膜等の絶縁膜3を形成す
る0次に、絶縁膜3の上に多結晶シリコン膜を堆積して
選択的にエツチングし、凹部2の対向する2辺の間の凹
部2の側面及び底面に沿って形成された抵抗層4を設け
る。次に、抵抗層4を含む表面に液状シリカを塗布して
焼成しシリカフィルムを形成するが又は厚い酸化シリコ
ン膜を堆積してエッチバックする等により凹部2の内部
を充填して表面を平坦化した絶縁膜5を形成する。次に
抵抗層4の両端部の絶縁膜5を選択的に開孔してコンタ
クトホール6を設け、コンタクトホール6を含む表面に
アルミニウム層を堆積して選択的にエツチングしコンタ
クトホール6の抵抗層4と接続する配線7を形成する。
表面に逆台形状の凹部2を設け、凹部2を含む表面に酸
化シリコン膜又は窒化シリコン膜等の絶縁膜3を形成す
る0次に、絶縁膜3の上に多結晶シリコン膜を堆積して
選択的にエツチングし、凹部2の対向する2辺の間の凹
部2の側面及び底面に沿って形成された抵抗層4を設け
る。次に、抵抗層4を含む表面に液状シリカを塗布して
焼成しシリカフィルムを形成するが又は厚い酸化シリコ
ン膜を堆積してエッチバックする等により凹部2の内部
を充填して表面を平坦化した絶縁膜5を形成する。次に
抵抗層4の両端部の絶縁膜5を選択的に開孔してコンタ
クトホール6を設け、コンタクトホール6を含む表面に
アルミニウム層を堆積して選択的にエツチングしコンタ
クトホール6の抵抗層4と接続する配線7を形成する。
以上説明したように本発明は、半導体基板に設けた凹部
の表面に絶縁膜を介して凹部の側面及び底面に沿って抵
抗層を設けることにより半導体基板表面の抵抗素子占有
面積を小さくでき、半導体チップの集積度を向上させる
という効果を有する。
の表面に絶縁膜を介して凹部の側面及び底面に沿って抵
抗層を設けることにより半導体基板表面の抵抗素子占有
面積を小さくでき、半導体チップの集積度を向上させる
という効果を有する。
また、抵抗素子を多数搭載する半導体チップの面積を縮
減でき歩留を向上させるという効果を有する。
減でき歩留を向上させるという効果を有する。
第1図(a)、(b)は本発明の一実施例を示す半導体
チップの平面図及びA−A’線断面図、第2図(a)、
(b)は従来の半導体装置の一例を示す半導体チップの
平面図及びB−B’線断面図である。 1・・・シリコン基板、2・・・凹部、3・・・絶縁膜
、4・・・抵抗層、5・・・絶縁膜、6・・・コンタク
トホール、7・・・配線。
チップの平面図及びA−A’線断面図、第2図(a)、
(b)は従来の半導体装置の一例を示す半導体チップの
平面図及びB−B’線断面図である。 1・・・シリコン基板、2・・・凹部、3・・・絶縁膜
、4・・・抵抗層、5・・・絶縁膜、6・・・コンタク
トホール、7・・・配線。
Claims (1)
- 半導体基板の一主面に設けた逆台形状の凹部と、前記凹
部を含む表面に設けた第1の絶縁膜上に前記凹部の対向
する2辺間の前記凹部の側面及び底面に沿って設けた抵
抗層と、前記抵抗層を含む表面に設けた第2の絶縁膜と
、前記第2の絶縁膜に設けたコンタクトホールを介して
前記抵抗層に接続する配線とを備えたことを特徴とする
半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14040089A JPH034558A (ja) | 1989-06-01 | 1989-06-01 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14040089A JPH034558A (ja) | 1989-06-01 | 1989-06-01 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH034558A true JPH034558A (ja) | 1991-01-10 |
Family
ID=15267901
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14040089A Pending JPH034558A (ja) | 1989-06-01 | 1989-06-01 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH034558A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008192986A (ja) * | 2007-02-07 | 2008-08-21 | Seiko Instruments Inc | 半導体装置とその製造方法 |
-
1989
- 1989-06-01 JP JP14040089A patent/JPH034558A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008192986A (ja) * | 2007-02-07 | 2008-08-21 | Seiko Instruments Inc | 半導体装置とその製造方法 |
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