JPH0344689B2 - - Google Patents
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- JPH0344689B2 JPH0344689B2 JP20022184A JP20022184A JPH0344689B2 JP H0344689 B2 JPH0344689 B2 JP H0344689B2 JP 20022184 A JP20022184 A JP 20022184A JP 20022184 A JP20022184 A JP 20022184A JP H0344689 B2 JPH0344689 B2 JP H0344689B2
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- transistor
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- 230000003321 amplification Effects 0.000 claims description 7
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 7
- 238000009826 distribution Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000003503 early effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/02—Manually-operated control
- H03G3/04—Manually-operated control in untuned amplifiers
- H03G3/10—Manually-operated control in untuned amplifiers having semiconductor devices
Landscapes
- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は可変利得増幅回路、特に集積回路に適
する差動増幅形式の可変利得増幅回路に関する。
する差動増幅形式の可変利得増幅回路に関する。
集積回路化された、従来の可変利得増幅回路は
第２図に示す回路構成になつている。入力端子１
３，１４に印加された入力信号電圧をトランジス
タ２１，２２によつて差動増幅し、トランジスタ
２１，２２の各コレクタ電流はトランジスタ１
７，１８およびトランジスタ１９，２０によつて
それぞれ２分岐される。制御端子１１，１２に制
御電圧を印加して、上記２分岐に分路される電流
の割合を変化する。それによつて負荷抵抗２３，
２４に流れる電流値が変化し、出力端子１５，１
６に生ずる差動増幅出力電圧も変化することにな
る。
第２図に示す回路構成になつている。入力端子１
３，１４に印加された入力信号電圧をトランジス
タ２１，２２によつて差動増幅し、トランジスタ
２１，２２の各コレクタ電流はトランジスタ１
７，１８およびトランジスタ１９，２０によつて
それぞれ２分岐される。制御端子１１，１２に制
御電圧を印加して、上記２分岐に分路される電流
の割合を変化する。それによつて負荷抵抗２３，
２４に流れる電流値が変化し、出力端子１５，１
６に生ずる差動増幅出力電圧も変化することにな
る。
こゝでトランジスタ１７，１８とトランジスタ
１９，２０に流れる電流比I17／I18とI19／I20は、
制御端子１１，１２に加える制御電圧をVCとす
ると、 I17／I18＝I19／I20＝exp（qVc／kT） (1) となる。上式は交流電流および直流電流の両方に
適用される関係である。トランジスタ２１，２２
と抵抗２５，２６で構成される差動増幅段の相互
コンダクタンスをgmと、負荷抵抗２３，２４の
抵抗値をＲとすれば、第１図の可変利得増幅回路
の利得A1は A1＝gmR・１／２ １／１＋exp（qvc／kT） (2) となり、制御電圧Vcによつて増幅回路の利得を
可変にすることができる。
１９，２０に流れる電流比I17／I18とI19／I20は、
制御端子１１，１２に加える制御電圧をVCとす
ると、 I17／I18＝I19／I20＝exp（qVc／kT） (1) となる。上式は交流電流および直流電流の両方に
適用される関係である。トランジスタ２１，２２
と抵抗２５，２６で構成される差動増幅段の相互
コンダクタンスをgmと、負荷抵抗２３，２４の
抵抗値をＲとすれば、第１図の可変利得増幅回路
の利得A1は A1＝gmR・１／２ １／１＋exp（qvc／kT） (2) となり、制御電圧Vcによつて増幅回路の利得を
可変にすることができる。
第２図の従来の回路では、利得を変化させるた
めに制御電圧Vcを印加すると、(1)式が示すよう
に負荷抵抗２３，２４を流れる直流電流が変化
し、トランジスタのバイアス電圧が変化するとい
う欠点があつた。また利得を減少したとき、負荷
抵抗２３，２４に流れる電流が少なくなり、直線
性が劣化し利得の可変幅が広くとれない。
めに制御電圧Vcを印加すると、(1)式が示すよう
に負荷抵抗２３，２４を流れる直流電流が変化
し、トランジスタのバイアス電圧が変化するとい
う欠点があつた。また利得を減少したとき、負荷
抵抗２３，２４に流れる電流が少なくなり、直線
性が劣化し利得の可変幅が広くとれない。
本発明の目的は、負荷抵抗２３，２４に流れる
直流電流を利得に関係なく一定にし、広い利得可
変範囲をもつ可変利得差動増幅回路を提供するこ
とにある。
直流電流を利得に関係なく一定にし、広い利得可
変範囲をもつ可変利得差動増幅回路を提供するこ
とにある。
本発明の可変利得差動増幅回路は、エミツタを
共通にして定電流源Ｌに接続した対のトランジス
タQ1，Q2のベース間に入力信号を印加する差動
増幅段の各トランジスタQ1，Q2のコレクタにそ
れぞれ対のトランジスタQ11，Q12およびQ21，
Q22を接続し、トランジスタQ11，Q21のベースに
接続した端子ｍと、トランジスタQ12，Q22のベ
ースに接続した端子ｎとの両端子間に加える制御
電圧によつて対のトランジスタQ11，Q12間およ
び対のトランジスタQ21，Q22間のそれぞれの電
流分配を制御して可変増幅特性をもたせた回路に
おいて、 前記トランジスタQ11，Q12，Q21，Q22に対し
コレクタを共通にするトランジスタQ110，Q120，
Q210，Q220を設け、エミツタはすべて共通にし
て、前記定電流源Ｌと同一の電流値を有する定電
流源Ｍに接続し、トランジスタQ110，Q210のベー
スは接続して端子ｎに、トランジスタQ12，B0，
Q220のベースは接続して端子ｍに導いて結線され
ることを特徴とするものである。
共通にして定電流源Ｌに接続した対のトランジス
タQ1，Q2のベース間に入力信号を印加する差動
増幅段の各トランジスタQ1，Q2のコレクタにそ
れぞれ対のトランジスタQ11，Q12およびQ21，
Q22を接続し、トランジスタQ11，Q21のベースに
接続した端子ｍと、トランジスタQ12，Q22のベ
ースに接続した端子ｎとの両端子間に加える制御
電圧によつて対のトランジスタQ11，Q12間およ
び対のトランジスタQ21，Q22間のそれぞれの電
流分配を制御して可変増幅特性をもたせた回路に
おいて、 前記トランジスタQ11，Q12，Q21，Q22に対し
コレクタを共通にするトランジスタQ110，Q120，
Q210，Q220を設け、エミツタはすべて共通にし
て、前記定電流源Ｌと同一の電流値を有する定電
流源Ｍに接続し、トランジスタQ110，Q210のベー
スは接続して端子ｎに、トランジスタQ12，B0，
Q220のベースは接続して端子ｍに導いて結線され
ることを特徴とするものである。
差動増幅段のトランジスタQ1，Q2のコレクタ
にそれぞれ接続された対の分流用トランジスタ
Q11，Q12およびQ21，Q22の各トランジスタQ11，
Q12，Q21，Q22にそれぞれコレクタが共通なトラ
ンジスタQ110，Q120，Q210，Q220を設ける。後者
の各トランジスタのベースの結線は、前者の各ト
ランジスタのベースにかゝる制御電圧（可変利得
用の制御電圧Vc）が丁度逆向きに印加されるよ
うになされている。
にそれぞれ接続された対の分流用トランジスタ
Q11，Q12およびQ21，Q22の各トランジスタQ11，
Q12，Q21，Q22にそれぞれコレクタが共通なトラ
ンジスタQ110，Q120，Q210，Q220を設ける。後者
の各トランジスタのベースの結線は、前者の各ト
ランジスタのベースにかゝる制御電圧（可変利得
用の制御電圧Vc）が丁度逆向きに印加されるよ
うになされている。
前者および後者のトランジスタ群のエミツタか
ら共通端子に流れこむ電流の和が、両者において
同一値となるように、ともに共通端子との間に定
電流源Ｌ，Ｍが配設されている。従つて、トラン
ジスタQ11とQ110，トランジスタQ12とQ120，トラ
ンジスタQ21とQ210，トランジスタQ22とQ220との
コレクタ電流は加算されて電源から流れるが、制
御電圧Vcにかゝわらず一定になる。交流的には
負荷抵抗を例えばトランジスタQ12，Q120のコレ
クタと、トランジスタQ22，Q220のコレクタに接
続することで直流バイアスに依存しない可変利得
差動増幅出力を得ることができる。
ら共通端子に流れこむ電流の和が、両者において
同一値となるように、ともに共通端子との間に定
電流源Ｌ，Ｍが配設されている。従つて、トラン
ジスタQ11とQ110，トランジスタQ12とQ120，トラ
ンジスタQ21とQ210，トランジスタQ22とQ220との
コレクタ電流は加算されて電源から流れるが、制
御電圧Vcにかゝわらず一定になる。交流的には
負荷抵抗を例えばトランジスタQ12，Q120のコレ
クタと、トランジスタQ22，Q220のコレクタに接
続することで直流バイアスに依存しない可変利得
差動増幅出力を得ることができる。
以下、本発明の一実施例につき第１図の回路図
を参照して説明する。本増幅回路の左側の抵抗３
２，３６，トランジスタ３３からなる回路は、定
電流源を作成するための回路で、トランジスタ３
４，抵抗３７の回路およびトランジスタ３５，抵
抗３８の回路と互いにカレントミラー回路をな
し、定電流源Ｌ，Ｍを形成している。
を参照して説明する。本増幅回路の左側の抵抗３
２，３６，トランジスタ３３からなる回路は、定
電流源を作成するための回路で、トランジスタ３
４，抵抗３７の回路およびトランジスタ３５，抵
抗３８の回路と互いにカレントミラー回路をな
し、定電流源Ｌ，Ｍを形成している。
差動増幅段はトランジスタQ1，Q2とエミツタ
抵抗３０，３１とからなり、入力信号INが各ト
ランジスタQ1，Q2のベース間に印加される。ト
ランジスタQ1のコレクタはトランジスタQ11，
Q12のエミツタに接続され、トランジスタQ2のコ
レクタはトランジスタQ21.Q22のエミツタに接続
される。トランジスタQ11，Q21のベースは制御
端子ｍに、トランジスタQ12，Q22のベースは制
御端子ｎに接続される。また負荷抵抗R20，R21
はそれぞれトランジスタQ12，Q22のコレクタに
接続される。負荷抵抗R20，R21のそれぞれの一
端が出力端子４０，４１に接続される。
抵抗３０，３１とからなり、入力信号INが各ト
ランジスタQ1，Q2のベース間に印加される。ト
ランジスタQ1のコレクタはトランジスタQ11，
Q12のエミツタに接続され、トランジスタQ2のコ
レクタはトランジスタQ21.Q22のエミツタに接続
される。トランジスタQ11，Q21のベースは制御
端子ｍに、トランジスタQ12，Q22のベースは制
御端子ｎに接続される。また負荷抵抗R20，R21
はそれぞれトランジスタQ12，Q22のコレクタに
接続される。負荷抵抗R20，R21のそれぞれの一
端が出力端子４０，４１に接続される。
上記の部分は従来の可変利得増幅回路と同一で
ある。従つてトランジスタQ12，Q22を流れる電
流I1，I2は制御電圧Vcに対し、信号電流が十分小
さいとすれば、 I1≒I2≒１／2I0１／１＋exp（qVc／kT） となる。こゝでVcは端子ｍを高電位，端子ｎを
低電位にとり、I0は定電流源Ｌの電流値である。
ある。従つてトランジスタQ12，Q22を流れる電
流I1，I2は制御電圧Vcに対し、信号電流が十分小
さいとすれば、 I1≒I2≒１／2I0１／１＋exp（qVc／kT） となる。こゝでVcは端子ｍを高電位，端子ｎを
低電位にとり、I0は定電流源Ｌの電流値である。
本発明では、各トランジスタQ11，Q12，Q21，
Q22にコレクタを共通にするトランジスタQ110，
Q120，Q210，Q220を設ける。これらのトランジス
タのベースは図示のように制御端子ｍ，ｎに対し
て、トランジスタQ11，Q12，Q21，Q22と逆向き
に接続される。そしてエミツタは、すべてトラン
ジスタ３９を介して定電流源Ｍに接続され、一定
電流I0が流れる。トランジスタQ110〜Q220のベー
スの制御端子ｍ，ｎに対する関係はトランジスタ
Q11〜Q22に対するものと逆向きであるから、ト
ランジスタQ120に流れる電流I3，トランジスタ
Q220に流れる電流I4は次式のごとくなる。
Q22にコレクタを共通にするトランジスタQ110，
Q120，Q210，Q220を設ける。これらのトランジス
タのベースは図示のように制御端子ｍ，ｎに対し
て、トランジスタQ11，Q12，Q21，Q22と逆向き
に接続される。そしてエミツタは、すべてトラン
ジスタ３９を介して定電流源Ｍに接続され、一定
電流I0が流れる。トランジスタQ110〜Q220のベー
スの制御端子ｍ，ｎに対する関係はトランジスタ
Q11〜Q22に対するものと逆向きであるから、ト
ランジスタQ120に流れる電流I3，トランジスタ
Q220に流れる電流I4は次式のごとくなる。
I3＝I4＝１／２I0１／１＋exp（−qVc／kT）
負荷抵抗R20，R21に流れる電流は、I1＋I3，I3
＋I4になるが、その値は I1＋I3＝I2＋I4＝１／２I0｛１／１＋exp（qVc／
kT）＋１／１＋exp（−qVc／kT）｝１／２I0 となる。したがつて出力端子４０，４１の直流電
位は制御電圧Vcに依存しないことになる。
＋I4になるが、その値は I1＋I3＝I2＋I4＝１／２I0｛１／１＋exp（qVc／
kT）＋１／１＋exp（−qVc／kT）｝１／２I0 となる。したがつて出力端子４０，４１の直流電
位は制御電圧Vcに依存しないことになる。
信号に対する関係は、信号通路が示すようにト
ランジスタQ11，Q12，Q21，Q22のみ流れ、従来
例と全く同様であり、負荷抵抗R20，R21の一端
をそれぞれ出力端子４０，４１に接続すれば、出
力信号に対する入力信号の利得A1は(2)式となる。
ランジスタQ11，Q12，Q21，Q22のみ流れ、従来
例と全く同様であり、負荷抵抗R20，R21の一端
をそれぞれ出力端子４０，４１に接続すれば、出
力信号に対する入力信号の利得A1は(2)式となる。
第２図で、トランジスタ３９のベース端子４２
に入力信号INの入力端子の直流電位と等しい直
流バイアス電圧を印加する。これはトランジスタ
３４，３５のコレクタ電位を同一に保ち、トラン
ジスタ３４，３５のコレクタ・ベース電圧VCEが
同一値になるようにして、アーリー効果によりコ
レクタ電流すなわち定電流が異なることを防止す
るためである。
に入力信号INの入力端子の直流電位と等しい直
流バイアス電圧を印加する。これはトランジスタ
３４，３５のコレクタ電位を同一に保ち、トラン
ジスタ３４，３５のコレクタ・ベース電圧VCEが
同一値になるようにして、アーリー効果によりコ
レクタ電流すなわち定電流が異なることを防止す
るためである。
以上、詳しく説明したように、可変利得差動増
幅回路において、本発明の回路は、負荷抵抗に流
れる直流値が利得可変用の制御電圧に関係なく一
定にしている。したがつて利得変化範囲を広くと
ることができ、また入力信号範囲も大きくとれ
る。さらに出力端子の直流電位が一定であるか
ら、次段に接続する増幅回路の設計に、従来のよ
うに直流電位の変動を考慮する必要がなく、設計
の自由度が増加する。
幅回路において、本発明の回路は、負荷抵抗に流
れる直流値が利得可変用の制御電圧に関係なく一
定にしている。したがつて利得変化範囲を広くと
ることができ、また入力信号範囲も大きくとれ
る。さらに出力端子の直流電位が一定であるか
ら、次段に接続する増幅回路の設計に、従来のよ
うに直流電位の変動を考慮する必要がなく、設計
の自由度が増加する。
第１図は本発明の一実施例の回路図、第２図は
従来例である。 Q1，Q2，Q11，Q12，Q21，Q22，Q110，Q120，
Q210，Q220……トランジスタ、R20，R21……負荷
抵抗、IN……入力信号、OUT……出力信号、
ｍ，ｎ……制御端子、Ｌ，Ｍ……定電流源、３
０，３１，３２，３６〜３８……抵抗、３３，３
４，３５，３９……トランジスタ。
従来例である。 Q1，Q2，Q11，Q12，Q21，Q22，Q110，Q120，
Q210，Q220……トランジスタ、R20，R21……負荷
抵抗、IN……入力信号、OUT……出力信号、
ｍ，ｎ……制御端子、Ｌ，Ｍ……定電流源、３
０，３１，３２，３６〜３８……抵抗、３３，３
４，３５，３９……トランジスタ。
Claims (1)
- 【特許請求の範囲】 １ エミツタを共通にして定電流源Ｌに接続した
対のトランジスタQ1，Q2のベース間に入力信号
を印加する差動増幅段の各トランジスタQ1，Q2
のコレクタにそれぞれ対のトランジスタQ11，
Q12およびQ21，Q22を接続し、トランジスタQ11，
Q21のベースに接続した端子ｍと、トランジスタ
Q12，Q22のベースに接続した端子ｎとの両端子
間に加える制御電圧によつて対のトランジスタ
Q11，Q12間および対のトランジスタQ21，Q22間
のそれぞれの電流分配を制御して可変増幅特性を
もたせた回路において、 前記トランジスタQ11，Q12，Q21，Q22に対し
コレクタを共通にするトランジスタQ110，Q120，
Q210，Q220を設け、エミツタはすべて共通にし
て、前記定電流源Ｌと同一の電流値を有する定電
流源Ｍに接続し、トランジスタQ110，Q210のベー
スは接続して端子ｎに、トランジスタQ120，Q220
のベースは接続して端子ｍに導いて結線されるこ
とを特徴とする可変利得差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20022184A JPS6178214A (ja) | 1984-09-25 | 1984-09-25 | 可変利得差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20022184A JPS6178214A (ja) | 1984-09-25 | 1984-09-25 | 可変利得差動増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6178214A JPS6178214A (ja) | 1986-04-21 |
| JPH0344689B2 true JPH0344689B2 (ja) | 1991-07-08 |
Family
ID=16420819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20022184A Granted JPS6178214A (ja) | 1984-09-25 | 1984-09-25 | 可変利得差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6178214A (ja) |
-
1984
- 1984-09-25 JP JP20022184A patent/JPS6178214A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6178214A (ja) | 1986-04-21 |
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