JPH0342768A - ニューロコンピュータ回路 - Google Patents
ニューロコンピュータ回路Info
- Publication number
- JPH0342768A JPH0342768A JP1179271A JP17927189A JPH0342768A JP H0342768 A JPH0342768 A JP H0342768A JP 1179271 A JP1179271 A JP 1179271A JP 17927189 A JP17927189 A JP 17927189A JP H0342768 A JPH0342768 A JP H0342768A
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- Pending
Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はニューロコンピュータに関し、特に、プロセシ
ングエレメント間のシナプス結合の実現方式に関する。
ングエレメント間のシナプス結合の実現方式に関する。
従来、この種のニューロコンピュータとしては仮想的な
エミレータとして既存のノイマン型コンピュータをホス
トとするシミュレーション用ソフトウェアや、ホストコ
ンピュータにマイクロプロセッサやデジタルシグナルプ
ロセッサを用いた専用ハードウェアによるコプロセッサ
を付加したものがあり、ホストコンピユークーニューラ
ルネットワークを定義し、専用ハードウェア上で具体的
な計算を行う。また、完全実装型ニューロコンピュータ
では１個のプロセシングエレメントが１個の専用プロセ
ッサにより担い、小規模のニューラルネットワークをＬ
ＳＩ化したものもある。
エミレータとして既存のノイマン型コンピュータをホス
トとするシミュレーション用ソフトウェアや、ホストコ
ンピュータにマイクロプロセッサやデジタルシグナルプ
ロセッサを用いた専用ハードウェアによるコプロセッサ
を付加したものがあり、ホストコンピユークーニューラ
ルネットワークを定義し、専用ハードウェア上で具体的
な計算を行う。また、完全実装型ニューロコンピュータ
では１個のプロセシングエレメントが１個の専用プロセ
ッサにより担い、小規模のニューラルネットワークをＬ
ＳＩ化したものもある。
上述した従来のニューロコンピュータは専用ハードウェ
アのコプロセッサを付加した場合プロセシングエレメン
ト内の演算は専用ハードウェアのコプロセッサが高速に
実行可能であるが、プロセシングエレメント間のシナプ
ス結合のネットワーク構造は固定又は、ソフトウェア定
義によるもので、汎用性に問題がある。又、他のプロセ
シングエレメントの出力値をあるプロセシングエレメン
トの入力値として与えるシナプス結合処理がホストコン
ピュータ又はコプロセッサのプログラムの処理により実
現されており、完全並列処理化されていないためネット
ワーク規模が大きくなった場合このシナップス結合処理
が処理ネックになるという問題点がある。又、上記完全
実装型のニューロコンピュータにおいてもネットワーク
構成が、固定化されており、汎用性上の問題点がある。
アのコプロセッサを付加した場合プロセシングエレメン
ト内の演算は専用ハードウェアのコプロセッサが高速に
実行可能であるが、プロセシングエレメント間のシナプ
ス結合のネットワーク構造は固定又は、ソフトウェア定
義によるもので、汎用性に問題がある。又、他のプロセ
シングエレメントの出力値をあるプロセシングエレメン
トの入力値として与えるシナプス結合処理がホストコン
ピュータ又はコプロセッサのプログラムの処理により実
現されており、完全並列処理化されていないためネット
ワーク規模が大きくなった場合このシナップス結合処理
が処理ネックになるという問題点がある。又、上記完全
実装型のニューロコンピュータにおいてもネットワーク
構成が、固定化されており、汎用性上の問題点がある。
〔課題を解決するための手段〕
本発明のニューロコンピュータ回路は、脳・神経のニュ
ーロンに対応するプロセシングエレメントと前記プロセ
シングエレメント間のシナプス結合から構成されるニュ
ーラルネットワークをエミレートスルニューロコンピュ
ータにおいて、前記プロセシングエレメントがプロセシ
ングエレメントの出力値を自プロセシングエレメントの
アドレスを付加したパケットデータとして時分割多重の
放送形バス上に送信するパケット送信回路と他のプロセ
シングエレメントの送信する前記時分割多重の放送形バ
ス上のパケットデータに付加されたアドレスをモニタし
前記プロセシングエレメントに登録された結合関係にあ
る他のプロセシングエレメントのアドレスとの一致を検
出した場合にのみ、前記時分割多重の放送形バス上のパ
ケットデータを受信し自プロセシングエレメントの入力
値とするアドレス一致検出回路とを有することによす複
数のプロセシングエレメント間のシナップス結合を実現
する構成である。
ーロンに対応するプロセシングエレメントと前記プロセ
シングエレメント間のシナプス結合から構成されるニュ
ーラルネットワークをエミレートスルニューロコンピュ
ータにおいて、前記プロセシングエレメントがプロセシ
ングエレメントの出力値を自プロセシングエレメントの
アドレスを付加したパケットデータとして時分割多重の
放送形バス上に送信するパケット送信回路と他のプロセ
シングエレメントの送信する前記時分割多重の放送形バ
ス上のパケットデータに付加されたアドレスをモニタし
前記プロセシングエレメントに登録された結合関係にあ
る他のプロセシングエレメントのアドレスとの一致を検
出した場合にのみ、前記時分割多重の放送形バス上のパ
ケットデータを受信し自プロセシングエレメントの入力
値とするアドレス一致検出回路とを有することによす複
数のプロセシングエレメント間のシナップス結合を実現
する構成である。
次に、本発明について図面を参照して説明する。
第１図は本発明の実施例のブロック図である。
図中１ａ、 ｌｂ、 ｌｘ、はプロセシングエレメ
ントを示し、各プロセシングエレメント１はパケット送
信回路２及びアドレス一致検出回路３、演算回路４．か
ら構成され、また、各プロセシングニレメン）ｌａ、ｌ
ｂ、ｌｘは時分割多重化の放送形バス５により相互に接
続されている。
ントを示し、各プロセシングエレメント１はパケット送
信回路２及びアドレス一致検出回路３、演算回路４．か
ら構成され、また、各プロセシングニレメン）ｌａ、ｌ
ｂ、ｌｘは時分割多重化の放送形バス５により相互に接
続されている。
次にプロセシングエレメント１の動作について説明する
。
。
プロセシングエレメント１内の演算回路４は内部パラメ
ータ及び他プロセシングエレメントからの入力値に従っ
て出力値を求め、出力値に変化の生じた場合は出力値の
送信をパケット送信回路２に指示する。パケット送信回
路は出力値に自プロセシングエレメントのアドレスを付
加しパケットデータとして時分割多重化の放送形バス５
の多重化アクセスプロトコル（例：Ｃ３ＭＡ／ＣＡ３式
）に従ってバス上にパケットデータを送信する。他のプ
ロセシングエレメント１は常時時分割多重の放送型バス
５上のパケットデータをモニタしており、アドレス一致
検出回路３が登録されている自プロセシングエレメント
１ａとシナプス結合されている他のプロセシングエレメ
ントｌｂ、ｌｘからのパケットデータを検出した場合は
バス上のパケットデータを受信し自プロセシングエレメ
ント１ａの入力データとし、該当プロセシングニレメン
）ｌｂ、ｌｘからの入力の値を受信した値に変更する。
ータ及び他プロセシングエレメントからの入力値に従っ
て出力値を求め、出力値に変化の生じた場合は出力値の
送信をパケット送信回路２に指示する。パケット送信回
路は出力値に自プロセシングエレメントのアドレスを付
加しパケットデータとして時分割多重化の放送形バス５
の多重化アクセスプロトコル（例：Ｃ３ＭＡ／ＣＡ３式
）に従ってバス上にパケットデータを送信する。他のプ
ロセシングエレメント１は常時時分割多重の放送型バス
５上のパケットデータをモニタしており、アドレス一致
検出回路３が登録されている自プロセシングエレメント
１ａとシナプス結合されている他のプロセシングエレメ
ントｌｂ、ｌｘからのパケットデータを検出した場合は
バス上のパケットデータを受信し自プロセシングエレメ
ント１ａの入力データとし、該当プロセシングニレメン
）ｌｂ、ｌｘからの入力の値を受信した値に変更する。
以上説明したように本発明は、プロセシングエレメント
の出力値をパケットデータとして時分割多重の放送形の
バス上に送信し、他のプロセシングエレメントは自プロ
セシングエレメントとシナプス結合の定義されているプ
ロセシングエレメントのパケットデータを受信し、入力
値を更新するという手段を用いることにより、プロセシ
ングエレメント内の演算処理型を並列してシナプス結合
の入出力処理を可能とする効果がある。又、上述したア
ドレス一致検出回路に登録するシナプス結合状態にある
他プロセシングエレメントのアドレスを変更することに
より、ニューラルネットワークの構成を自由に変更でき
る効果がある。
の出力値をパケットデータとして時分割多重の放送形の
バス上に送信し、他のプロセシングエレメントは自プロ
セシングエレメントとシナプス結合の定義されているプ
ロセシングエレメントのパケットデータを受信し、入力
値を更新するという手段を用いることにより、プロセシ
ングエレメント内の演算処理型を並列してシナプス結合
の入出力処理を可能とする効果がある。又、上述したア
ドレス一致検出回路に登録するシナプス結合状態にある
他プロセシングエレメントのアドレスを変更することに
より、ニューラルネットワークの構成を自由に変更でき
る効果がある。
第１図は本発明の一実施例のブロック図である。
ｌａ、ｌｂ、ｌｘ・・・・・・プロセシングエレメント
、２・・・・・・パケット送信回路、３・・・・・・ア
ドレス一致検出回路、４・・・・・・演算回路、５・・
・・・・時分割多重化の放送型バス。
、２・・・・・・パケット送信回路、３・・・・・・ア
ドレス一致検出回路、４・・・・・・演算回路、５・・
・・・・時分割多重化の放送型バス。
Claims (1)
- 脳・神経のニューロンに対応するプロセシングエレメン
トと前記プロセシングエレメント間のシナプス結合から
構成されるニューラルネットワークをエミレートするニ
ューロコンピュータにおいて、前記プロセシングエレメ
ントがプロセシングエレメントの出力値を自プロセシン
グエレメントのアドレスを付加したパケットデータとし
て時分割多重の放送形バス上に送信するパケット送信回
路と、他のプロセシングエレメントの送信する前記時分
割多重の放送形バス上のパケットデータに付加されたア
ドレスをモニタし前記プロセシングエレメントに登録さ
れた結合関係にある他のプロセシングエレメントのアド
レスとの一致を検出した場合にのみ、前記時分割多重の
放送形バス上のパケットデータを受信し自プロセシング
エレメントの入力値とするアドレス一致検出回路とを有
することにより複数のプロセシングエレメント間のシナ
ップス結合を実現することを特徴とするニューロコンピ
ュータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1179271A JPH0342768A (ja) | 1989-07-11 | 1989-07-11 | ニューロコンピュータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1179271A JPH0342768A (ja) | 1989-07-11 | 1989-07-11 | ニューロコンピュータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0342768A true JPH0342768A (ja) | 1991-02-22 |
Family
ID=16062923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1179271A Pending JPH0342768A (ja) | 1989-07-11 | 1989-07-11 | ニューロコンピュータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0342768A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013529342A (ja) * | 2010-05-19 | 2013-07-18 | ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア | ニューラル処理ユニット |
-
1989
- 1989-07-11 JP JP1179271A patent/JPH0342768A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013529342A (ja) * | 2010-05-19 | 2013-07-18 | ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア | ニューラル処理ユニット |
| US9558444B2 (en) | 2010-05-19 | 2017-01-31 | The Regents Of The University Of California | Neural processing unit |
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