JPH06259373A - 計算装置とともに使用し、複数個の周辺装置との交信を制御するための装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 計算装置とともに使用し、交信のための複数
個の異なる操作モードを収容するための複数個の別個の
制御装置回路を与える複数個の周辺装置との交信を制御
するための装置を提供する。 【構成】 単一基板の装置１０はコンピュータ処理装置
１４と、Ｓ−バスとの接続１６と、Ｓ−バスインタフェ
ース回路２０とバスマスタ支持回路２２を含む支持周辺
装置１８とを含み、Ｍ−バスへの接続２４はＤＲＡＭ制
御装置２８とシャドーランダムアクセスメモリ制御装置
３０を含むＭ−バス支持周辺装置２６で行われ、Ｘ−バ
ス接続３２と相関のものはＸ−バスインタフェース３６
を含むＸ−バス支持周辺装置３４である。Ｓ−バスは工
業標準信号発生器、タイミング装置、拡張カードとサブ
システム用、Ｍ−バスは直接ＤＲＡＭインタフェースへ
の交信用、Ｘ−バスはＲＯＭ、キーボード制御装置、数
字コプロセッサなど用の拡張バスとして用いられる。

Description

【発明の詳細な説明】

【０００１】

【発明の背景】この発明は計算装置とともに使用し計算
装置と複数個の周辺装置との間の交信を制御するための
装置に向けられる。

【０００２】そのような交信制御を行なうための先行技
術システムは一般的に同期クロックと非同期クロックと
の間の多重化を単一状態バス制御装置にもたらす。

【０００３】この発明は、その好ましい実施例におい
て、個別アドレスによって周辺装置をポーリングするバ
ス制御装置システムとともに使用するように意図されか
つ、それぞれの周辺装置が情報を伝達するのに準備でき
ているという指示を受けるとすぐに、バス制御装置は作
動可能な周辺装置と相関の動作パラメタを得、かつ準備
されている周辺装置によって達成されるべく所望とされ
る動作を行なうようにそれらの動作パラメタを組入れ
る。この発明は、その好ましい実施例において、フィー
ドバックバスを介して動作パラメタのうちの適切なもの
を受信しかつ、それらの動作パラメタに基づき、バスド
ライバへの信号を与えるために同期モードまたは非同期
モード装置のいずれかを選択する。バスドライバは準備
されている装置に従って情報を分配し、または準備され
ている装置によって他の動作が達成され得るいかなるも
のに対しても影響を与える。

【０００４】こうして、２つの制御装置、同期または非
同期の選択は、先行技術装置によって実施されるように
クロックの間の多重化を単一バス制御装置にもたらすこ
とよりもむしろ準備されている周辺装置から受けられた
フィードバック情報に基づくバス制御装置によって用い
られ得る。

【０００５】バス制御装置を構成することにおけるその
ような新規の方策は高速周辺装置がより遅いアクセスサ
イクルを必要とする周辺装置と同じデータバス上に共存
することを可能にする。この発明の新規の構成はシステ
ムによって処理されるべく非同期、準安定の、サイクル
の終端フィードバック信号に対するいかなる要求をも除
去する。その結果として、データバスの使用の改良され
た効率、共通のハードウェアを使用するより多くの様々
な周辺装置のより容易な収容、およびより速い集合動作
速度をもたらす。

【０００６】

【発明の要約】この発明は各々がバスに作動的に接続さ
れかつアドレスによって識別される、計算装置とともに
使用し、複数個の周辺装置との交信を制御するための装
置である。装置は複数個の周辺装置の質問を行なうよう
にアドレス情報をバスに伝送するための制御回路を含
み、複数個の周辺装置のそれぞれは制御回路によって伝
送されたアドレス情報に従い応答する、または準備され
た周辺装置である。複数個のモード回路は装置に対する
複数個の操作モードを確立するために設けられ、同様に
複数個のモード回路の選択された指示を行なうための決
定回路が設けられる。応答する周辺装置は制御回路から
受信された適切なアドレス情報に応答して状態コードを
バスに伝送し、その状態コードは応答する周辺装置との
交信のための適切な動作モードを識別する少なくとも第
１のインジケータを含む。決定回路は必要とされる指示
を行なうために第１のインジケータに応答し、それは、
応答する周辺装置に対する適切な動作モードを確立する
ために複数個のモード回路のどれが用いられるかという
ことを確立する。

【０００７】したがって、この発明の目的は計算装置と
ともに使用し、交信のための複数個の異なる操作モード
を収容するための複数個の別個の制御装置回路を与える
複数個の周辺装置との交信を制御するための装置を提供
することである。

【０００８】この発明のさらなる目的は計算装置ととも
に使用し、高速周辺装置がより遅いアクセスサイクルを
必要とする周辺装置と同じバス上で共存することを可能
にする複数個の周辺装置との交信を制御するための装置
を提供することである。

【０００９】この発明のさらにさらなる目的は、計算装
置とともに使用し、装置を作動するための非同期、準安
定の、サイクルの終端のフィードバック信号に対する要
求を除去する複数個の周辺装置との交信を制御するため
の装置を提供することである。

【００１０】この発明のなお、さらなる目的は、計算装
置とともに使用し、共通の回路を使用する様々な動作モ
ードを収容する複数個の周辺装置との交信を制御するた
めの装置を提供することである。

【００１１】この発明のさらなる目的および特徴はこの
発明の好ましい実施例を図示する添付の図面と関連して
考えられると、以下の明細書および特許請求の範囲から
明らかになるであろう。

【００１２】「詳細な説明」図１はこの発明の好ましい
実施例のシステムレベル概略図である。図１において、
装置１０は単一基板１２上に位置されるものとして図示
される。装置１０はコンピュータ処理装置１４と、Ｓ−
バスに対する接続１６（示されず）と、Ｓ−バスインタ
フェース回路２０およびバスマスタ支持回路２２を含む
支持周辺装置１８とを含む。Ｓ−バス支持周辺装置１８
は好ましくは付加的な周辺装置のいずれもが効果的な作
動的接続に必要とされることなしに装置１０へのＳ−バ
スの直接接続を収容するように構成される。

【００１３】同様に、Ｍ−バス（示されず）への接続２
４はダイナミックランダムアクセスメモリ（ＤＲＡＭ）
制御装置２８およびシャドーランダムアクセスメモリ
（ＲＡＭ）制御装置３０を含むＭ−バス支持周辺装置２
６に関連付けられる。好ましくは、Ｍ−バス支持周辺装
置２６は付加的な支持周辺装置のいずれもが効果的な作
動的接続に必要とされることなしにＭ−バス接続２４へ
のＭ−バスの直接接続を許容するように構成される。

【００１４】Ｘ−バス（示されず）との接続３２もまた
装置１０に設けられる。Ｘ−バス接続３２と相関のもの
はＸ−バスインタフェース３６を含むＸ−バス支持周辺
装置３４である。Ｘ−バス支持周辺装置３４は好ましく
は、付加的な周辺装置のいずれもが効果的な作動的接続
に必要とされることなしにＸ−バス接続３２へのＸ−バ
スの直接接続を許容するように構成される。

【００１５】この発明の好ましい実施例が用いられるで
あろうと予想される環境において、すなわち、ＡＴ−構
成された計算装置において、Ｓ−バスは工業標準信号発
生器、タイミング装置、および他の拡張カードならびに
サブシステムが接続されるシステム拡張バスとしての使
用の目的に意図される。同様に、そのような好ましいＡ
Ｔシステム構成において、Ｍ−バスは直接ＤＲＡＭイン
タフェースへの交信のために使用され、一方でＸ−バス
はリードオンリメモリ（ＲＯＭ）、キーボード制御装
置、数字コプロセッサなどのような装置との接続を達成
するために拡張バスとして用いられる。

【００１６】装置１０は例として、直接メモリアクセス
（ＤＭＡ）装置４０、割込装置４２、カウンタ／タイマ
装置４４、および実時間時計ならびにスタティックＲＡ
Ｍ装置４６を含む複数個のコア周辺装置３８をさらに含
む。様々なコア周辺装置３８はそれらの意図された機能
を達成するために入力−出力ピンへ作動的に接続され
る。こうして、ＤＭＡ装置４０はデータ要求信号（ＤＲ
ＥＱ）を受信しかつデータ応答信号（ＤＡＣＫ）を伝送
するために入力−出力ピン４８に作動的に接続され、割
込装置４２は割込信号（Ｉｎｔ）を受信するために入力
−出力ピン５０に作動的に接続され、カウンタ／タイマ
装置４４はシステムスピーカ（Ｓｐｋｒ）との作動的接
続を与えるために入力−出力ピン５２に作動的に接続さ
れ、かつ実時間時計およびスタティックＲＡＭ装置４６
はＶＢａｔｔのような電源から電力を受取るために入力
−出力ピン５４へ作動的に接続される。

【００１７】ＲＯＭおよびキーボード制御装置は装置１
０Ｘ−バス接続３２に接続可能であるが、図１において
図示される装置１０の好ましい実施例もまた入力−出力
ピン５８を介するＲＯＭインタフェース５６への直接Ｒ
ＯＭ接続を与える。同様に、キーボードインタフェース
６０もまた入力−出力ピン６２を介する装置１０へのア
クセスのために設けられる。

【００１８】図１のシステムレベル図においてまた図示
されるものはコプロセッサインタフェース６６、リセッ
ト回路６８、電力制御回路７０、およびクロックマルチ
プレクサならびに分周器装置７２を含む付加的支持周辺
装置６４である。入力−出力ピンは様々な付加的支持周
辺装置６４へのアクセスのために設けられ、コプロセッ
サインタフェース６６が入力−出力ピン７４に接続さ
れ、リセット回路６８が入力−出力ピン７６に接続さ
れ、かつクロックマルチプレクサ分周器装置７２が複数
個の入力−出力ピン７８に接続される。

【００１９】内部バス８０はＳ−バス支持周辺装置１
８、Ｍ−バス支持周辺装置２６、Ｘ−バス支持周辺装置
３４、コア周辺装置３８、およびコンピュータ処理装置
１４を含む装置１０の様々な構成要素の中での交信を達
成するように設けられる。コンピュータ処理装置（ＣＰ
Ｕ）１４はメモリ管理装置（ＭＭＵ）８２およびその相
関のアドレスラッチ８４ならびにデータバッファ８６を
介して内部バス８０に作動的に接続される。

【００２０】コンピュータ処理装置１４はＣＰＵ制御装
置８８に応答し、そのＣＰＵ制御装置８８はバス制御装
置９０と密接な交信関係にある。バス制御装置９０は内
部バス８０に作動的に接続されかつＤＲＡＭ制御装置２
８を介してのダイナミックＲＡＭ（ＤＲＡＭ）のような
装置１０の特定された特定された構成要素を定期的にリ
フレッシュするためにカウンタ／タイマ４４に応答する
リフレッシュ発生器９２を含む。

【００２１】内部支持周辺装置９４は内部バス８０とバ
ス制御回路９０との中間に位置付され、マスク不可能な
割込（ＮＭＩ）制御ポート９６、入力−出力デコード回
路９８、および構成可能レジスタ１００を含む。

【００２２】こうして、装置１０は、いかなる付加的な
支持周辺装置も必要とされることなしにデータバスを介
する装置１０への周辺装置の直接接続を支持するために
Ｓ−バス支持周辺装置１８、Ｍ−バス支持周辺装置２
６、およびＸ−バス支持周辺装置３４、と同様にＲＯＭ
インタフェース５６ならびにキーボードインタフェース
６０のような適切なバス収容手段を提供する。装置１０
内の効果的かつ効率的な内部交信は内部バス８０によっ
て与えられ、それへのアクセスはバス制御回路９０によ
って制御され、コンピュータ処理装置１４は内部バス８
０を介するいくつかの支持外部バスのいずれかに情報を
与えまたはそのいずれかから情報を受取る。さらに、情
報はすべてが内部バス８０を介してプログラム駆動コン
ピュータ処理装置１４によって指令されるように、バス
制御回路９０に従って様々な外部バスの間で交換され得
る。

【００２３】その好ましい実施例において、装置１０は
集積ディジタル回路として単一基板１２上に構成され、
それによってその物理的な実施例においてより速い動作
速度、より少ない電力消費、および「面積」の減少され
た占有の利点を与える。この発明の理解を容易にするた
めに、様々な図面において同じ素子が同じ参照番号によ
って示されるであろう。

【００２４】図２において、コンピュータ処理装置１４
はバス制御装置９０に作動的に接続され、その作動的接
続はＣＰＵアドレスバス１０２、ＣＰＵデータバス１０
４、およびＣＰＵ制御ならびに状態バス１０６を含む。
バス制御装置９０は複数個の外部バス１１４を介して複
数個の周辺モジュール１０８、１１０、１１２に作動的
に接続される。外部バス１１４はＣＰＵ１４およびバス
制御装置９０が位置される基板１２上の外部である。外
部バス１１４は外部アドレスバス１１６、外部データバ
ス１１８、外部制御バス１２０、および外部フィードバ
ックバス１２２を含む。

【００２５】周辺モジュール１０８、１１０、１１２の
各々は分岐バスによって外部バス１１４に作動的に接続
される。こうして、周辺モジュール１０８は分岐アドレ
スバス１２４_a によって外部アドレスバス１１６に接続
され、分岐データバス１２６ _a によって外部データバス
に接続され、分岐制御バス１２８_a によって外部制御バ
ス１２０に接続され、かつ分岐フィードバックバス１３
０_a によって外部フィードバックバス１２２に接続され
る。

【００２６】同様に、周辺モジュール１１０は分岐アド
レスバス１２４_b によって、分岐データバス１２６_b に
よって、分岐制御バス１２８_b によって、かつ分岐フィ
ードバックバス１３０_b によって外部バス１１４の適切
なものに作動的に接続される。

【００２７】さらに、周辺モジュール１１２は分岐アド
レスバス１２４_n によって、分岐データバス１２６_n に
よって、分岐制御バス１２８_n によって、かつ分岐フィ
ードバックバス１３０_n によって外部バス１１４の適切
なものに接続される。

【００２８】分岐フィードバックバス１３０_a 、１３０
_b 、１３０_n の各々はフィードバック発生器によってそ
のそれぞれの周辺モジュール１０８、１１０、１１２に
作動的に接続される。こうして、分岐フィードバックバ
ス１３０_a は周辺モジュール１０８においてフィードバ
ック発生器１３２に作動的に接続され、分岐フィードバ
ックバス１３０_b は周辺モジュール１１０においてフィ
ードバック発生器１３４に作動的に接続され、かつ分岐
フィードバックバス１３０_n は周辺モジュール１１２に
おいてフィードバックバス１３６に作動的に接続され
る。

【００２９】図３はこの発明の好ましい実施例のフィー
ドバック発生器の概略図である。図３において、フィー
ドバック発生器１３２、１３４、１３６として図２によ
って図示されるシステムにおいて用いられる型の代表的
なフィードバック発生器１４０が示される。

【００３０】フィードバック発生器１４０はトライステ
ートバッファ１４２およびドライバ回路１４４を含む。
選択線１４６はトライステートバッファ１４２およびド
ライバ回路１４４の入力１４８に接続される。選択線１
４６は好ましくは入力−出力デコード回路９８（図１を
見よ）から与えられる。相関の周辺モジュール（図２の
周辺モジュール１０８、１１０、１１２のような）に対
する特定の据付けはトライステートバッファ１４２に設
定される。分岐フィードバックバス１３０_a 、１３
０_b 、１３０_n （図２を見よ）の各々は実際に、図３に
おいてフィードバックバストランク１５０、１５２、１
５４、１５６、１５８として示される複数個のバストラ
ンクを含む。

【００３１】ドライバ回路１４４は好ましくはオープン
ドレインドライバ回路として構成され、選択線１４６に
よる選択信号のドライバ回路１４４の入力１４８への印
加がドライバ回路１４４の出力をローに引出す。出力１
６０は外部フィードバックバス１２２に作動的に接続さ
れかつ出力外部フィードバックバス１２２によって運ば
れた信号は信号ＩＦＢＡＣＫを含む。

【００３２】フィードバックトランク１５２、１５４、
１５６、１５８は動作パラメタ指示信号をトライステー
トバッファ１４２から外部フィードバックバス１２２に
運びかつフィードバック発生器１４０と相関のそれぞれ
の周辺モジュールの動作パラメタを表示する。例とし
て、フィードバックバストランク１５２はそれぞれの周
辺モジュールが同期的にまたは非同期的に動作するべき
かどうかを示す信号ＩＳＹＮＣＸＡＴを運ぶことがで
き、フィードバックバストランク１５４はそれぞれの周
辺モジュールが８ビットまたは１６ビットサイズかどう
かを示す信号Ｉ８Ｘ１６を運ぶことができ、フィードバ
ックバストランク１５６はそれぞれの周辺モジュールに
相関のサイクル待ち状態の数（すなわち、それぞれの周
辺装置の意図された動作にどれだけ多くのサイクルが必
要とされるか）を示す信号ＩＷＳ３：０を運ぶことがで
き、かつフィードバックバストランク１５８はサイクル
コマンド遅延（すなわち、コマンドの実際の駆動までど
れだけ多くのサイクルがコマンドの開始から通過すべき
か）を示す信号ＩＣＤ１：０を運ぶことができる。好ま
しくは、信号ＩＦＢＡＣＫがローでなければ、フィード
バックバストランク１５２、１５４、１５６、１５８に
よって運ばれる信号のいずれもが図２のシステムによっ
て認められはしない。

【００３３】図４はこの発明の好ましい実施例の動作を
図示するフロー図である。図４において、ＣＰＵ１４か
らの信号（図２を見よ）はバス制御装置９０に作動的に
運ばれかつそこから外部アドレスバス１１６によって周
辺モジュール１０８、１１０、１１２に転送される。サ
イクルは図４のブロック１７０で開始しかつ、ブロック
１７２によって、アドレス情報およびサイクル型情報は
外部アドレスバス１１６ならびに外部制御バス１２０を
介して様々な周辺モジュール１０８、１１０、１１２に
送られる。サイクル型情報は一般的にメモリ読出または
メモリ書込サイクル、入力−出力読出または入力−出力
書込サイクルなどのようなＣＰＵ１４からのコマンドに
応答して行なわれる動作の型を含む。

【００３４】さらにブロック１７２に従って、図２のシ
ステムは外部フィードバックバス１２２上でロー信号Ｉ
ＦＢＡＣＫを検査するために１つのサイクルを待つ。ロ
ー信号ＩＦＢＡＣＫはポーリングされた周辺モジュール
の中で活性状態の信号ＩＦＢＡＣＫがあるのかどうかと
いうブロック１７４によって提示された照会に対する応
答を与える。もしバス制御装置９０で外部フィードバッ
クバス１２２によっていずれのロー信号ＩＦＢＡＣＫも
受信されなければ、「ＮＯ」分岐がブロック１７４から
生じる。それから、ブロック１７６に従って、デホルト
サイクルが発生されかつシステムはすぐにブロック１７
８に従うサイクルの終端へと進む。システムはそれから
サイクルの再開始がＣＰＵ１４からの信号に応答してブ
ロック１７０で開始するのを待つ。

【００３５】もしロー信号ＩＦＢＡＣＫが検出される
と、「ＹＥＳ」分岐がブロック１７４から生じる。それ
から、ブロック１８０に従って、フィードバックバスト
ランク１５２、１５４、１５６、１５８は意図された動
作に適切な操作パラメタを確認するためにサンプリング
される。

【００３６】活性状態の周辺モジュールのための適切な
サイクル（すなわち、意図された動作）はシステムがブ
ロック１７８に従うサイクルの終端へと進んだ後に実行
される。システムはそれから、ＣＰＵ１４からの適切な
信号に応答してブロック１７０でサイクルの再開始が始
まるのを待つ。

【００３７】図５はこの発明の好ましい実施例の概略ブ
ロック図である。図５において、コンピュータ処理装置
１４はコンピュータ処理装置制御装置８８への出力１８
２を与えるものとして示される。コンピュータ処理制御
装置８８はバス制御回路９０への出力１８４を与える。
バス制御回路９０は決定装置１８６、同期モード回路１
８８、非同期モード回路１９０、およびバス制御線、ド
ライバ回路１９２を含む。バス制御線ドライバ回路１９
２からの出力１９４はバス制御装置９０の出力を含みか
つ内部バス８０に作動的に接続される。

【００３８】この発明の好ましい実施例は基板１２（図
１を見よ）上に位置された搭載周辺装置を制御するため
の内部バス８０とのその作動的接続およびその使用に関
連して説明されているが、この開示において具体化され
たこの発明の概念は外部バスおよびそれらの相関の周辺
装置を伴なうバスインタフェース回路とともに等しく使
用可能である。

【００３９】フィードバックバス１９６はフィードバッ
ク信号を内部バス８０に作動的に接続された周辺装置
（示されず）から内部バス８０を介して、決定装置１８
６へと与えるように作動的に接続される。フィードバッ
ク線１９８もまたサイクル終端／次動作準備信号をコン
ピュータ処理装置制御回路８８に伝達するためにバス制
御線ドライバ回路１９２からコンピュータ処理装置制御
回路８８へと設けられる。

【００４０】同期クロック入力２００はコンピュータ処
理装置１４に与えられ、同期クロック入力２０２は同期
モード回路１８８に与えられ、かつ非同期クロック入力
２０４は非同期モード回路１９０に与えられる。

【００４１】同期モード回路１８８および非同期モード
回路１９０はバス制御回路９０の作動的構成に選択的に
含まれるべく接続される。そのような選択はフィードバ
ックバス１９６上で受信された信号に応答して決定装置
１８６によって達成される。決定装置１８６によって確
立された構成に影響を及ぼすための信号は、フィードバ
ックバス１９６上に伝送された動作パラメタ情報の部分
として周辺装置（示されず）から受信され、それは動作
を行なうために準備されていると示したそれぞれの周辺
モジュールに対するアドレス照会に応答する。

【００４２】こうして、動作において、図５において図
示された装置はコンピュータ処理装置１４がプログラム
に従ってサイクルを開始させて周期的に動作される。コ
ンピュータ処理装置制御装置８８は出力１８２上に搬送
された出力信号内に与えられた状態コードをデコードし
かつ出力１８４上に搬送された信号によるアドレス情報
および状態コード情報をバス制御装置９０にかつ、特定
的に、決定装置１８６に伝送する。決定装置１８６はバ
ス８０に作動的に接続された様々な周辺装置に送られた
アドレス照会に応答してフィードバック線１９６をサン
プリングし、かつ周辺装置を動作するのに活性状態であ
りかつ準備されている状態であるということの指示を受
取るとすぐに、フィードバックバス１９６を介して動作
パラメタ情報を受信する。

【００４３】フィードバックバス１９６を介して受信さ
れた動作パラメタ情報は活性状態にされたそれぞれの周
辺装置に適切なバス制御回路９０の作動的な構成に含ま
れるようにモード回路を選択するために決定装置１８６
によって使用される。すなわち、同期モード１８８また
は非同期モード１９０のいずれかが、フィードバックバ
スを介して受取られた動作パラメタ情報によって指令さ
れるように決定装置１８６によって選択され、それによ
って活性状態にされたそれぞれの周辺装置によって達成
されるべき動作を収容するバス制御回路９０の適切な構
成を確実にする。選択されたモード回路はフィードバッ
クバス１９６を介して受信された動作パラメタ情報を使
用する制御コマンドを発生しかつ、バス制御線ドライバ
回路１９２と関連して、それぞれの活性状態にされた周
辺装置によって必要とされる動作を達成するためにバス
を制御するように適切なコマンド線を駆動するであろ
う。

【００４４】与えられた詳細な図面および特定の例はこ
の発明の好ましい実施例を説明するが、それらは説明の
目的のためだけのものであり、この発明の装置は開示さ
れた正確な詳細および条件に制限されずかつ前掲の特許
請求の範囲によって規定されるこの発明の真意から逸脱
することなしにその中において様々な変更がなされ得る
ということが理解されるべきである。

【図面の簡単な説明】

【図１】この発明の好ましい実施例とともに使用するた
めの適切な計算装置のシステムレベル概略図である。

【図２】この発明の好ましい実施例とともに使用するた
めの適切なバス制御システムの概略ブロック図である。

【図３】図２において図示されたシステムにおいて使用
されるフィードバック発生器の概略図である。

【図４】図２において図示されたシステムの動作を示す
フロー図である。

【図５】この発明の好ましい実施例の概略ブロック図で
ある。

【符号の説明】

１０ 装置 １２ 単一基盤 １４ コンピュータ処理装置 １８ Ｓ−バス支持周辺装置 ２６ Ｍ−バス支持周辺装置 ３４ Ｘ−バス支持周辺装置 ５６ ＲＯＭインタフェース ６０ キーボードインタフェース ８０ 内部バス ９０ バス制御装置

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成６年５月１３日

【手続補正２】

【補正対象書類名】図面

【補正対象項目名】全図

【補正方法】変更

【補正内容】

【図３】

【図１】

【図２】

【図４】

【図５】

Claims (3)

【特許請求の範囲】
1. 【請求項１】 計算装置とともに使用し複数個の周辺装
   置との交信を制御するための装置であって、前記周辺装
   置の各々はバスに作動的に接続されかつアドレスによっ
   て識別され、 前記複数個の周辺装置の質問を行なうようにアドレス情
   報を前記バスに伝送するための制御手段を含み、前記複
   数個の周辺装置のそれぞれはそれぞれの前記アドレスに
   従う応答する周辺装置であり、 装置のための複数個の動作モードを確立するための複数
   個のモード手段と、 前記複数個のモード手段の選択の指示を行なうための決
   定手段とを含み、 前記応答する周辺装置は状態コードを前記バスに伝送
   し、前記状態コードは少なくとも第１のインジケータを
   含み、前記第１のインジケータは前記応答する周辺装置
   との交信のために適切な動作モードを識別し、 前記決定手段は前記適切な動作モードを確立するように
   前記指示を行なう第１のインジケータに応答する、装
   置。
2. 【請求項２】 前記複数個のモード手段が第１のモード
   手段および第２のモード手段を含む、請求項１に記載の
   計算装置とともに使用し複数個の周辺装置とのバス上で
   の交信を制御するための装置。
3. 【請求項３】 前記第１のモード手段が同期動作モード
   を確立しかつ前記第２のモード手段が非同期動作モード
   を確立する、請求項２に記載の計算装置とともに使用し
   複数個の周辺装置とのバス上での交信を制御するための
   装置。