JPH03157778A - 論理シミュレータ - Google Patents
論理シミュレータInfo
- Publication number
- JPH03157778A JPH03157778A JP1299102A JP29910289A JPH03157778A JP H03157778 A JPH03157778 A JP H03157778A JP 1299102 A JP1299102 A JP 1299102A JP 29910289 A JP29910289 A JP 29910289A JP H03157778 A JPH03157778 A JP H03157778A
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- JP
- Japan
- Prior art keywords
- simulation
- communication
- processor
- control
- section
- Prior art date
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- Pending
Links
- 238000004088 simulation Methods 0.000 claims abstract description 53
- 238000004891 communication Methods 0.000 claims abstract description 47
- 239000013307 optical fiber Substances 0.000 claims abstract description 23
- 238000011156 evaluation Methods 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は論理シミュレータに関し、特に複数のプロセッ
サを結合してシミュレーションを実行するマルチプロセ
ッサ論理シミュレータに関する。
サを結合してシミュレーションを実行するマルチプロセ
ッサ論理シミュレータに関する。
従来の論理シミュレータは、論理シミュレーションを高
速に行う手段の一つとして、シミュレーションを行うプ
ロセッサを複数個にして並列処理を行うことにより、高
速化をはかるという方法を使用している。
速に行う手段の一つとして、シミュレーションを行うプ
ロセッサを複数個にして並列処理を行うことにより、高
速化をはかるという方法を使用している。
上述した従来の論理シミュレータは、シミュレーション
を行うプロセッサを複数個用いているので、各プロセッ
サ間で制御情報とイベント情報との通信を行わねばなら
ない。
を行うプロセッサを複数個用いているので、各プロセッ
サ間で制御情報とイベント情報との通信を行わねばなら
ない。
しかし、従来の論理シミュレータは、各プロセッサ間の
通信経路を電気的に接続しているために、信号線の周波
数特性の限界により、通信速度が制限されるとともに、
高速化のためにプロセッサ数を増やすと通信経路が長く
なり、通信速度を落とさなければならないという欠点を
有している。
通信経路を電気的に接続しているために、信号線の周波
数特性の限界により、通信速度が制限されるとともに、
高速化のためにプロセッサ数を増やすと通信経路が長く
なり、通信速度を落とさなければならないという欠点を
有している。
本発明の論理シミュレータは、
（Ａ）シミュレーション進行制御部と入力パターンバッ
ファと出力パターンバッファと通信制御部とを含むコン
トロールプロセッサ、（Ｂ）シミュレーション実行Ｉ１
１御部と評価部とタイムホイール部とファンアウトリス
ト部と通信制御部とを含む複数のシミュレーションプロ
セッサ、 （Ｃ）前記コントロールプロセッサの前記通信制御部お
よび複数の前記シミュレーションプロセッサの前記通信
制御部のそれぞれの間を結んで通信情報を転送する光フ
ァイバ を備えて構成されている。
ファと出力パターンバッファと通信制御部とを含むコン
トロールプロセッサ、（Ｂ）シミュレーション実行Ｉ１
１御部と評価部とタイムホイール部とファンアウトリス
ト部と通信制御部とを含む複数のシミュレーションプロ
セッサ、 （Ｃ）前記コントロールプロセッサの前記通信制御部お
よび複数の前記シミュレーションプロセッサの前記通信
制御部のそれぞれの間を結んで通信情報を転送する光フ
ァイバ を備えて構成されている。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の論理シミュレータの一実施例を示すブ
ロック図である。
ロック図である。
第１図に示す論理シミュレータは、コントロールプロセ
ッサ２とＮ個のシミュレーションプロセッサ３−１．・
・・・・・・・・３−Ｎとを有し、光ファイバ１−０に
より、コントロールプロセッサ２とシミュレーションプ
ロセッサ３−１とを接続し、光ファイバ１−ｉにより、
シミュレーションプロセッサ３−ｉと３−（ｉモ１）と
を接続し、ｉ＝１，２．・・・・・・・・・Ｎ〜１とし
て、光ファイバ１−Ｈにより、シミュレーションプロセ
ッサ３−Ｎとコントロールプロセッサ２とを接続して構
成されている。
ッサ２とＮ個のシミュレーションプロセッサ３−１．・
・・・・・・・・３−Ｎとを有し、光ファイバ１−０に
より、コントロールプロセッサ２とシミュレーションプ
ロセッサ３−１とを接続し、光ファイバ１−ｉにより、
シミュレーションプロセッサ３−ｉと３−（ｉモ１）と
を接続し、ｉ＝１，２．・・・・・・・・・Ｎ〜１とし
て、光ファイバ１−Ｈにより、シミュレーションプロセ
ッサ３−Ｎとコントロールプロセッサ２とを接続して構
成されている。
また、通信情報ａ−０，ａ−１，・・・・・・・・・ａ
−１’Ｊは、コントロールプロセッサ２とＮ個のシミュ
レーションプロセッサ３−１．・・・・・・・・−３−
Ｎとの間で、各通信制御部４−０．４−１．・・・・・
・・・・４−Ｎと光ファイバ１−０．１−１．・・・・
・・・−・１−Ｎとを経由して通信されている。
−１’Ｊは、コントロールプロセッサ２とＮ個のシミュ
レーションプロセッサ３−１．・・・・・・・・−３−
Ｎとの間で、各通信制御部４−０．４−１．・・・・・
・・・・４−Ｎと光ファイバ１−０．１−１．・・・・
・・・−・１−Ｎとを経由して通信されている。
なお、通信情報ａ−０，ａ−１，・・・・・・・・・ａ
−Ｎには、シミュレーションの実行に先立ってロードさ
れる回路データｄ、シミュレーション実行中のシミュレ
ーション進行制御情報ｂ、シミュＬ／ −ジョン実行制
御情Ｉｑ、入カバターンのイベントｆ、他のプロセッサ
宛のイベントｐ、出カバターンの元となる出力イベント
ｉなどが含まれている。
−Ｎには、シミュレーションの実行に先立ってロードさ
れる回路データｄ、シミュレーション実行中のシミュレ
ーション進行制御情報ｂ、シミュＬ／ −ジョン実行制
御情Ｉｑ、入カバターンのイベントｆ、他のプロセッサ
宛のイベントｐ、出カバターンの元となる出力イベント
ｉなどが含まれている。
そして、通信制御部４−０は、光ファイバ１−０から受
けた通信情報ａ−Ｎのうちで、自分宛のものを取込み、
自分宛でないものおよびコントロールプロセッサ２から
他の通信制御部４−１．・・・・・・・・・４−Ｎ宛の
ものを通信情報ａ−０として、光ファイバ１−０に出力
している。
けた通信情報ａ−Ｎのうちで、自分宛のものを取込み、
自分宛でないものおよびコントロールプロセッサ２から
他の通信制御部４−１．・・・・・・・・・４−Ｎ宛の
ものを通信情報ａ−０として、光ファイバ１−０に出力
している。
そこで、コントロールプロセッサ２は、ホストインタフ
ェース部６で、制御情報Ｃ１回路データｄ、入カバター
ンｇ、出カバターンｊに対するホストシステムとの通信
りを行い、シミュレーション進行制御部５で、制御情報
Ｃをホストインタフェース部６にやり取りして、制御情
報ｅにより入力パターンバッファ７および出力パターン
バッファ８を制御するとともに、シミュレーション進行
制御情報すを通信制御部４−０にやり収りしてシミュレ
ーションの進行管理を行い、入力パターンバッファ７で
、入カバターンｇを記憶してイベントｆを通信制御部４
−０に送り、出力パターンバッファ８で、通信制御部４
−０からの出力イベントｉをホストインタフェース部６
に送り、通信制御部４−０で、光ファイバ１−Ｎからの
通信情報ａ−Ｎのうちシミュレーション進行制御情報す
をシミュレーション進行制御部５に送って、シミュレー
ション進行制御部５からのシミュレーション進行制御情
報すを通信情報ａ−０に含めて光ファイバ１−０に出力
している。
ェース部６で、制御情報Ｃ１回路データｄ、入カバター
ンｇ、出カバターンｊに対するホストシステムとの通信
りを行い、シミュレーション進行制御部５で、制御情報
Ｃをホストインタフェース部６にやり取りして、制御情
報ｅにより入力パターンバッファ７および出力パターン
バッファ８を制御するとともに、シミュレーション進行
制御情報すを通信制御部４−０にやり収りしてシミュレ
ーションの進行管理を行い、入力パターンバッファ７で
、入カバターンｇを記憶してイベントｆを通信制御部４
−０に送り、出力パターンバッファ８で、通信制御部４
−０からの出力イベントｉをホストインタフェース部６
に送り、通信制御部４−０で、光ファイバ１−Ｎからの
通信情報ａ−Ｎのうちシミュレーション進行制御情報す
をシミュレーション進行制御部５に送って、シミュレー
ション進行制御部５からのシミュレーション進行制御情
報すを通信情報ａ−０に含めて光ファイバ１−０に出力
している。
また、コントロールプロセッサ２は、通信制御部４−０
で、光ファイバ１−Ｎからの通信情報ａ−Ｎのうち出力
イベントｉを出力パターンバッファ８に送り、ホストイ
ンタフェース部６からの回路データｄおよび入力パター
ンバッファ７からのイベントｆを通信情報ａ−０に含め
て光ファイバ１−０に出力し、さらに光ファイバ１−Ｎ
からの通信情報ａ−Ｎのうちシミュレーションプロセッ
サ１−１．・・・・・・・・・１−Ｎ宛の情報を通信情
報ａ−０に含めて光ファイバ１−０に出力している。
で、光ファイバ１−Ｎからの通信情報ａ−Ｎのうち出力
イベントｉを出力パターンバッファ８に送り、ホストイ
ンタフェース部６からの回路データｄおよび入力パター
ンバッファ７からのイベントｆを通信情報ａ−０に含め
て光ファイバ１−０に出力し、さらに光ファイバ１−Ｎ
からの通信情報ａ−Ｎのうちシミュレーションプロセッ
サ１−１．・・・・・・・・・１−Ｎ宛の情報を通信情
報ａ−０に含めて光ファイバ１−０に出力している。
次に、シミュレーションプロセッサ３−１．・・・・・
−・・・３−Ｎは、同一の構成なので、以下に３−１を
代表として説明する。
−・・・３−Ｎは、同一の構成なので、以下に３−１を
代表として説明する。
まず、シミュレーションプロセッサ３−１は、通信制御
部４−１で、光ファイバ１−０より受収った通信情報ａ
−０のうち、自分宛以外のものを光ファイバ１−１に出
力し、自分宛のものを取込み、そのうち評価に関する回
路データｒを評価部１０に送り、遅延に関する回路デー
タｔをタイムホイール部１１に送り、接続に閃する回路
データＶをファンアウトリスト部１２に送り、他のプロ
セッサからのイベントｋを評価部１０に送り、シミュレ
ーション実行制御情報ｑをシミュレーション実行制御部
９とやり取りしている。
部４−１で、光ファイバ１−０より受収った通信情報ａ
−０のうち、自分宛以外のものを光ファイバ１−１に出
力し、自分宛のものを取込み、そのうち評価に関する回
路データｒを評価部１０に送り、遅延に関する回路デー
タｔをタイムホイール部１１に送り、接続に閃する回路
データＶをファンアウトリスト部１２に送り、他のプロ
セッサからのイベントｋを評価部１０に送り、シミュレ
ーション実行制御情報ｑをシミュレーション実行制御部
９とやり取りしている。
また、シミュレーションプロセッサ３−１は、シミュレ
ーション実行制御部９で、通信制御部４−１とシミュレ
ーション実行制御情報ｑを、評価部１０と制御情報Ｓを
、タイムホイール部１１と制御情報Ｕを、ファンアウト
リスト部１２と制御情報Ｗをそれぞれ交換して内部制御
を行っている。
ーション実行制御部９で、通信制御部４−１とシミュレ
ーション実行制御情報ｑを、評価部１０と制御情報Ｓを
、タイムホイール部１１と制御情報Ｕを、ファンアウト
リスト部１２と制御情報Ｗをそれぞれ交換して内部制御
を行っている。
そこで、シミュレーションプロセッサ３−１は、評価部
１０で、制御情報Ｓを交換しながらシミュレーション実
行制御部９に制御されて、コントロールプロセッサ２お
よび他のプロセッサからのイベントにと自プロセッサ宛
のイベント０とを入力して評価に関する回路データｒに
基づいた評価を行い、イベントｅが発生したらタイムホ
イール部１１に出力している。
１０で、制御情報Ｓを交換しながらシミュレーション実
行制御部９に制御されて、コントロールプロセッサ２お
よび他のプロセッサからのイベントにと自プロセッサ宛
のイベント０とを入力して評価に関する回路データｒに
基づいた評価を行い、イベントｅが発生したらタイムホ
イール部１１に出力している。
また、シミュレーションプロセッサ３−１は、タイムホ
イール部１１で、制御情報Ｕを交換しながらシミュレー
ション実行制御部９に制御されて、イベントｇを入力し
て、遅延に関する回路データｔの示す遅延時間後に、イ
ベント２を登録し、制御情報Ｕにより時刻が進むごとに
その時刻に登録されているイベントｍを取出して、ファ
ンアウトリスト部１２に送っている。
イール部１１で、制御情報Ｕを交換しながらシミュレー
ション実行制御部９に制御されて、イベントｇを入力し
て、遅延に関する回路データｔの示す遅延時間後に、イ
ベント２を登録し、制御情報Ｕにより時刻が進むごとに
その時刻に登録されているイベントｍを取出して、ファ
ンアウトリスト部１２に送っている。
そして、シミュレーションプロセッサ３−１は、ファン
アウトリスト部１２で、制御情報Ｗを交換しながらシミ
ュレーション実行制御部９に制御されて、イベントｍを
入力して、接続に関する回路データＶに基づいて自プロ
セッサ宛のイベントＯを評価部１０へ他のプロセッサ宛
のイベントｐおよびコントロールプロセッサ２宛の出力
イベントｎを通信制御部４−１に出力している。
アウトリスト部１２で、制御情報Ｗを交換しながらシミ
ュレーション実行制御部９に制御されて、イベントｍを
入力して、接続に関する回路データＶに基づいて自プロ
セッサ宛のイベントＯを評価部１０へ他のプロセッサ宛
のイベントｐおよびコントロールプロセッサ２宛の出力
イベントｎを通信制御部４−１に出力している。
以上説明したように、本発明の論理シミュレータは、コ
ントロールプロセッサおよび複数のシミュレーションプ
ロセッサの間を光ファイバで接続することにより、制御
情報とイベント情報との通信速度をＩ Ｇ ｂ ｐ ｓ
程度にまですることができるので、電気的な接続の場合
の通信速度である約１２５ｎｓ／バスサイクルＸ３２ｂ
ｉ ｔによる約２５６Ｍｂｐｓより、大幅に高めるこ
とができるとともに、電気的な接続の場合には４０ｃｍ
程度に制限されている配線長が、光ファイバを用いるこ
とにより実用上無制限の長さにすることができ、プロセ
ッサが大型になってもプロセッサ数が増えても自由に接
続できるという効果を有している。
ントロールプロセッサおよび複数のシミュレーションプ
ロセッサの間を光ファイバで接続することにより、制御
情報とイベント情報との通信速度をＩ Ｇ ｂ ｐ ｓ
程度にまですることができるので、電気的な接続の場合
の通信速度である約１２５ｎｓ／バスサイクルＸ３２ｂ
ｉ ｔによる約２５６Ｍｂｐｓより、大幅に高めるこ
とができるとともに、電気的な接続の場合には４０ｃｍ
程度に制限されている配線長が、光ファイバを用いるこ
とにより実用上無制限の長さにすることができ、プロセ
ッサが大型になってもプロセッサ数が増えても自由に接
続できるという効果を有している。
第１図は本発明の論理シミュレータの一実施例を示すブ
ロック図である。 １−０．１−１．〜１−Ｎ・・・・・・光ファイバ、２
・・・・・・コントロールプロセッサ、３−１．〜３−
Ｎ・・・・・・シミュレーションプロセッサ、４−０゜
４−１．〜４−Ｎ・・・・・・通信制御部、５・・・・
・・シミュレーション進行制御部、６・・・・・・ホス
トインタフェース部、７・・・・・・入力パターンバッ
ファ、８・・・・・・出力パターンバッファ、９・・・
・・・シミュレーション実行制御部、１０・・・・−・
評価部、１１・・・・・・タイムホイール部、１２・・
・・・・ファンアウトリスト部、ａ−０，ａ−１、〜ａ
−Ｎ・−−−−一通信情報、ｂ 、・・・・・シミュレ
ーション進行制御情報、Ｃ・・・・・・制御情報、ｄ・
・・・・・回路データ、ｅ・・・・・・制御情報、ｆ・
・・、・・イベント、ｇ・・・・・・入カバターン、ｈ
・・・・・・ホストシステムとの通信、ｉ・・・・・・
出力イベント、ｊ・・・・・・出カバターン、ｋ・・・
・・・イベント、２・・・・・・イベント、ｍ・・・・
・・イベント、ｎ・・・・・・出力イベント、０・・・
・・・自アロセッサ宛のイベント、ｐ・・・・・・他の
プロセッサ宛のイベント、ｑ・・・・・・シミュレーシ
ョン実行制御情報、ｒ・・・・・・評価に関する回路デ
ータ、Ｓ・・・・・・制御情報、ｔ・・・・・・遅延に
関する回路データ、Ｕ・・・・・・制御情報、■・・・
・・・接続に関する回路データ、Ｗ・・・・・・制御情
報。
ロック図である。 １−０．１−１．〜１−Ｎ・・・・・・光ファイバ、２
・・・・・・コントロールプロセッサ、３−１．〜３−
Ｎ・・・・・・シミュレーションプロセッサ、４−０゜
４−１．〜４−Ｎ・・・・・・通信制御部、５・・・・
・・シミュレーション進行制御部、６・・・・・・ホス
トインタフェース部、７・・・・・・入力パターンバッ
ファ、８・・・・・・出力パターンバッファ、９・・・
・・・シミュレーション実行制御部、１０・・・・−・
評価部、１１・・・・・・タイムホイール部、１２・・
・・・・ファンアウトリスト部、ａ−０，ａ−１、〜ａ
−Ｎ・−−−−一通信情報、ｂ 、・・・・・シミュレ
ーション進行制御情報、Ｃ・・・・・・制御情報、ｄ・
・・・・・回路データ、ｅ・・・・・・制御情報、ｆ・
・・、・・イベント、ｇ・・・・・・入カバターン、ｈ
・・・・・・ホストシステムとの通信、ｉ・・・・・・
出力イベント、ｊ・・・・・・出カバターン、ｋ・・・
・・・イベント、２・・・・・・イベント、ｍ・・・・
・・イベント、ｎ・・・・・・出力イベント、０・・・
・・・自アロセッサ宛のイベント、ｐ・・・・・・他の
プロセッサ宛のイベント、ｑ・・・・・・シミュレーシ
ョン実行制御情報、ｒ・・・・・・評価に関する回路デ
ータ、Ｓ・・・・・・制御情報、ｔ・・・・・・遅延に
関する回路データ、Ｕ・・・・・・制御情報、■・・・
・・・接続に関する回路データ、Ｗ・・・・・・制御情
報。
Claims (1)
- 【特許請求の範囲】 （Ａ）シミュレーション進行制御部と入力パターンバッ
ファと出力パターンバッファと通信制御部とを含むコン
トロールプロセッサ、 （Ｂ）シミュレーション実行制御部と評価部とタイムホ
ィール部とファンアウトリスト部と通信制御部とを含む
複数のシミュレーションプロセッサ、 （Ｃ）前記コントロールプロセッサの前記通信制御部お
よび複数の前記シミュレーションプロセッサの前記通信
制御部のそれぞれの間を結んで通信情報を転送する光フ
ァイバ、 を備えることを特徴とする論理シミュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1299102A JPH03157778A (ja) | 1989-11-16 | 1989-11-16 | 論理シミュレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1299102A JPH03157778A (ja) | 1989-11-16 | 1989-11-16 | 論理シミュレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03157778A true JPH03157778A (ja) | 1991-07-05 |
Family
ID=17868172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1299102A Pending JPH03157778A (ja) | 1989-11-16 | 1989-11-16 | 論理シミュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03157778A (ja) |
-
1989
- 1989-11-16 JP JP1299102A patent/JPH03157778A/ja active Pending
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