JPH0332814B2 - - Google Patents
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- JPH0332814B2 JPH0332814B2 JP58049799A JP4979983A JPH0332814B2 JP H0332814 B2 JPH0332814 B2 JP H0332814B2 JP 58049799 A JP58049799 A JP 58049799A JP 4979983 A JP4979983 A JP 4979983A JP H0332814 B2 JPH0332814 B2 JP H0332814B2
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Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明はマイクロプログラム制御式処理装置に
係り、特にマイクロプログラム上における分岐を
高速化するマイクロプログラム順序制御方式に関
す。DETAILED DESCRIPTION OF THE INVENTION (a) Technical Field of the Invention The present invention relates to a microprogram-controlled processing device, and particularly to a microprogram order control method for speeding up branching on a microprogram.
(b) 技術の背景
例えば蓄積プログラム制御方式電子交換機の中
央制御装置等においては、プログラムを構成する
各命令に対応してそれぞれマイクロプログラムを
制御メモリ内に記憶し、命令実行の際は、対応し
た前記マイクロプログラムを構成するマイクロ命
令を前記制御メモリから順序読出し、中央制御装
置内の論理回路等を制御するマイクロプログラム
制御方式が広く実用化されている。(b) Background of the Technology For example, in the central control unit of an electronic switching system using stored program control, a microprogram is stored in a control memory corresponding to each instruction that makes up the program, and when an instruction is executed, the corresponding microprogram is stored in the control memory. Microprogram control systems have been widely put into practical use, in which microinstructions constituting the microprogram are sequentially read out from the control memory to control logic circuits and the like within a central control unit.
(c) 従来技術と問題点
第１図は従来あるマイクロプログラム順序制御
方式の一例を示す図である。第１図において、マ
イクロ命令アドレス変換回路MACは、制御メモ
リCMに格納されているマイクロプログラムの先
頭アドレスａを最大256種類迄格納可能なメモリ
により構成されており、命令レジスタIRから入
力される実行対象命令の機能部ｆ（８ビツト）に
より指定されるアドレスに格納されている先頭ア
ドレスａを出力する。今命令レジスタIRに、当
該中央制御装置の実行対象命令が蓄積され、該命
令の機能部ｆ１がマイクロ命令アドレス変換回路
MACに入力されると、先頭アドレスａ１が出力
され、マイクロ命令アドレスレジスタCMARに
蓄積された後、制御メモリCMに入力される。制
御メモリCMは、前記実行対象命令に対応するマ
イクロプログラムの最初のマイクロ命令ｉ１をア
ドレスａ１から抽出し、マイクロ命令レジスタ
CMIRに蓄積する。該マイクロ命令ｉ１は、図示
されぬ論理回路等を制御する。マイクロ命令アド
レスレジスタCMARに蓄積されたアドレスａ１
は加算回路ICにより１が加算された後、再び制
御メモリCMに入力され、アドレスａ１＋１から
次のマイクロ命令ｉ２が読出される。該マイクロ
命令ｉ２は、アドレスａ２（≠ａ１＋１）に格納
されているマイクロ命令ｉ３に分岐する為にアド
レスａ２を含むマイクロ命令であり、論理回路等
の制御は行わない。マイクロ命令ｉ２がマイクロ
命令レジスタCMIRに蓄積されると、マイクロ命
令ｉ２に含まれるアドレスａ２がマイクロ命令ア
ドレスレジスタCMARに蓄積され、制御メモリ
CMに入力される。その結果制御メモリCMのア
ドレスａ２かマイクロ命令ｉ３が読出され、マイ
クロ命令レジスタCMIRに蓄積されて論理回路等
を制御する。(c) Prior Art and Problems FIG. 1 is a diagram showing an example of a conventional microprogram order control method. In FIG. 1, the microinstruction address conversion circuit MAC is composed of a memory that can store up to 256 types of starting addresses a of microprograms stored in the control memory CM, and is configured to execute instructions input from the instruction register IR. Outputs the start address a stored at the address specified by the function section f (8 bits) of the target instruction. Now, the instruction to be executed by the central control unit is stored in the instruction register IR, and the functional part f1 of the instruction is transferred to the microinstruction address conversion circuit.
When input to the MAC, the start address a1 is output, stored in the microinstruction address register CMAR, and then input to the control memory CM. The control memory CM extracts the first microinstruction i1 of the microprogram corresponding to the instruction to be executed from the address a1, and stores it in the microinstruction register.
Accumulate in CMIR. The microinstruction i1 controls a logic circuit (not shown), etc. Address a1 stored in microinstruction address register CMAR
is added with 1 by the adder IC, and then input to the control memory CM again, and the next microinstruction i2 is read from address a1+1. The microinstruction i2 is a microinstruction that includes the address a2 in order to branch to the microinstruction i3 stored at the address a2 (≠a1+1), and does not control a logic circuit or the like. When microinstruction i2 is stored in microinstruction register CMIR, address a2 included in microinstruction i2 is stored in microinstruction address register CMAR and is stored in control memory.
Entered into CM. As a result, address a2 or microinstruction i3 from control memory CM is read out and stored in microinstruction register CMIR to control logic circuits and the like.
以上の説明から明らかな如く、従来あるマイク
ロプログラム順序制御方式においては、アドレス
ａ１に格納されているマイクロ命令ｉ１を実行し
た後、アドレスａ２に格納されているマイクロ命
令ｉ３に分岐する為には、分岐用のマイクロ命令
ｉ２を経由する必要があり、当該中央制御装置等
の命令実行時間を遅延させる結果となる。 As is clear from the above explanation, in a conventional microprogram order control system, in order to branch to microinstruction i3 stored at address a2 after executing microinstruction i1 stored at address a1, It is necessary to go through the branch microinstruction i2, which results in a delay in the instruction execution time of the central control unit, etc.
(d) 発明の目的
本発明の目的は、前述の如き従来あるマイクロ
プログラム順序制御方式の欠点を除去し、当該中
央制御装置の命令実行時間を遅延させること無く
マイクロプログラムを分岐させる手段を実現する
ことに在る。(d) Purpose of the Invention The purpose of the present invention is to eliminate the drawbacks of the conventional microprogram order control method as described above, and to realize a means for branching a microprogram without delaying the instruction execution time of the central control unit. There is a particular thing.
(e) 発明の構成
この目的は本発明により機能部を有する実行対
象命令を格納する命令レジスタ、計数回路、マイ
クロ命令アドレス変換回路、マイクロ命令アドレ
スレジスタ、制御メモリ及びマイクロ命令レジス
タを有し、マイクロ命令アドレス変換回路は複数
の領域を有するメモリより構成され、それぞれは
マイクロプログラムの先頭アドレスを格納し、か
つ命令レジスタの機能部f1によつて各領域に格納
される先頭アドレスの１種類が対応し、各領域の
いづれかは計数回路の計数回路の出力で指定さ
れ、指定された領域の１個の先頭アドレスにもと
ずき、マイクロ命令アドレスレジスタを介し、制
御メモリより該アドレスに対応するマイクロ命令
が取り出され、マイクロ命令レジスタを介し所定
の制御が行なわれると共に、マイクロ命令に分岐
信号を有する場合、分岐信号はマイクロ命令レジ
スタを介し計数回路を所定数歩進し、その計数出
力と前記機能部f1によつて指定される領域からア
ドレスが出力され、このアドレスに対応するマイ
クロ命令が制御メモリより取り出されることを特
徴とするマイクロプログラム順序制御方式によつ
て達成される。(e) Structure of the Invention The object of the present invention is to provide a micro-instruction register which has a functional unit and includes an instruction register for storing instructions to be executed, a counting circuit, a micro-instruction address conversion circuit, a micro-instruction address register, a control memory, and a micro-instruction register. The instruction address conversion circuit is composed of a memory having multiple areas, each of which stores the start address of a microprogram, and one type of the start address stored in each area corresponds to the instruction register function section f1 . However, one of each area is specified by the output of the counting circuit of the counting circuit, and based on the start address of one of the specified areas, the micro instruction corresponding to that address is sent from the control memory via the micro instruction address register. An instruction is fetched and predetermined control is performed via the microinstruction register, and if the microinstruction has a branch signal, the branch signal advances the counting circuit by a predetermined number of steps via the microinstruction register, and the counting output and the function described above are This is achieved by a microprogram order control system characterized in that an address is output from the area specified by the section f1 , and a microinstruction corresponding to this address is retrieved from the control memory.
(f) 発明の実施例
以下、本発明の一実施例を図面により説明す
る。第２図は本発明の一実施例によるマイクロプ
ログラム順序制御方式を示す図である。なお、全
図を通じて同一符号は同一対象物を示す。第２図
においては、マイクロ命令アドレス変換回路
MAC′は、それぞれ256種類のマイクロプログラ
ムの先頭アドレスａを格納可能な４組の領域Ｍ０
乃至Ｍ３を有するメモリから構成され、命令レジ
スタIRに蓄積される実行対象命令の機能部ｆに
対し、各領域Ｍ０乃至Ｍ３に格納される先頭アド
レスａがそれぞれ１種類宛対応するが、その中で
アドレスａを出力する領域Ｍ０乃至Ｍ３は、２ビ
ツトから成る計数回路MJCの計数出力ｃにより
指定される。命令レジスタIRに実行対象命令が
蓄積されると、計数回路MJCも初期設定される。
その結果計数出力ｃ（＝00）によりマイクロ命令
アドレス変換回路MAC′の領域Ｍ０が指定され、
命令レジスタIRから出力される機能部ｆ１によ
り領域Ｍ０内のアドレスａ１が出力され、マイク
ロ命令アドレスレジスタCMARを介して制御メ
モリCMに入力され、アドレスａ１からマイクロ
命令ｉ１′が抽出され、マイクロ命令レジスタ
CMIRに蓄積される。なおマイクロ命令ｉ１′は、
図示されぬ論理回路等の制御を行う以外に分岐信
号ｊ１を内蔵しており、マイクロ命令レジスタ
CMIRに蓄積された際に計数回路MJCに入力され
る。分岐信号ｊ１を受信した計数回路MJCはマ
イクロ命令ｉ１′がマイクロ命令レジスタCMIR
に蓄積された際の次のクロツクパルスで１歩進
し、計数出力ｃ（＝01）を出力する。その結果マ
イクロ命令アドレス変換回路MAC′の領域Ｍ１が
新たに指定され、該領域Ｍ１内の機能部ｆ１に対
応するアドレスａ２が出力され、マイクロ命令ア
ドレスレジスタCMARを介して制御メモリCMに
入力され、アドレスａ２からマイクロ命令ｉ２′
が抽出され、マイクロ命令レジスタCMIRに蓄積
される。以下同様にして更に分岐信号ｊ１を内蔵
するマイクロ命令i′が読出されると、計数回路
MJCは更に１歩進してマイクロ命令アドレス変
換回路MAC′の領域Ｍ２を指定し、機能部ｆ１に
対応するアドレスａ３が出力され、マイクロ命令
ｉ３′に分岐することが出来る。(f) Embodiment of the invention An embodiment of the invention will be described below with reference to the drawings. FIG. 2 is a diagram illustrating a microprogram order control method according to an embodiment of the present invention. Note that the same reference numerals indicate the same objects throughout the figures. In Figure 2, the microinstruction address conversion circuit
MAC' consists of four areas M0 each capable of storing the start address a of 256 types of microprograms.
The starting address a stored in each area M0 to M3 corresponds to one type of functional part f of the instruction to be executed stored in the instruction register IR. The areas M0 to M3 for outputting the address a are designated by the count output c of the 2-bit count circuit MJC. When the instruction to be executed is accumulated in the instruction register IR, the counting circuit MJC is also initialized.
As a result, the area M0 of the microinstruction address conversion circuit MAC' is specified by the count output c (=00),
Address a1 in area M0 is output by functional unit f1 output from instruction register IR, inputted to control memory CM via microinstruction address register CMAR, microinstruction i1' is extracted from address a1, and microinstruction register
Accumulated in CMIR. Note that the microinstruction i1' is
In addition to controlling logic circuits (not shown), it also has a built-in branch signal j1, and a microinstruction register.
When accumulated in CMIR, it is input to counting circuit MJC. The counting circuit MJC that received the branch signal j1 stores the microinstruction i1' in the microinstruction register CMIR.
It advances by one step at the next clock pulse when accumulated in , and outputs a count output c (=01). As a result, the area M1 of the microinstruction address conversion circuit MAC' is newly designated, and the address a2 corresponding to the functional unit f1 in the area M1 is outputted and input to the control memory CM via the microinstruction address register CMAR. Microinstruction i2' from address a2
is extracted and stored in the microinstruction register CMIR. Similarly, when the microinstruction i' containing the branch signal j1 is read out, the counting circuit
MJC takes one step further and specifies the area M2 of the microinstruction address conversion circuit MAC', and the address a3 corresponding to the functional unit f1 is output, allowing branching to the microinstruction i3'.
以上の説明から明らかな如く、本発明によれ
ば、マイクロ命令アドレス変換回路MAC′は一つ
の実行対象命令（機能部ｆ）に対応して４種類の
アドレスａを記憶可能であり、制御メモリCMか
ら抽出されたマイクロ命令i′に含まれる分岐信号
ｊ１により歩進する計数回路MJCの計数出力ｃ
により指定されたものが出力される。従つてマイ
クロ命令レジスタCMIRに蓄積されたマイクロ命
令i′は所定の論理回路の制御を行い乍ら分岐信号
ｊ１を出力することにより、最大３個迄の分岐先
アドレスａ２等をマイクロ命令アドレス変換回路
MAC′から得ることが出来る。 As is clear from the above description, according to the present invention, the microinstruction address conversion circuit MAC' can store four types of addresses a corresponding to one execution target instruction (functional unit f), and the control memory CM The counting output c of the counting circuit MJC that increments according to the branch signal j1 included in the microinstruction i′ extracted from
What is specified by is output. Therefore, the microinstruction i' stored in the microinstruction register CMIR controls a predetermined logic circuit and outputs the branch signal j1 to convert up to three branch destination addresses a2, etc. to the microinstruction address conversion circuit.
It can be obtained from MAC′.
なお、第２図はあく迄本発明の一実施例に過ぎ
ず、例えば分岐信号ｊ１は計数回路MJCを１宛
歩進させるものに限定されることは無く、計数回
路MJCの計数出力ｃを特定の値（例えば10）に
設定する分岐信号ｊ２を出力することによりマイ
クロ命令ｉ１′から直ちにマイクロ命令ｉ３に分
岐することも考慮されるが、かかる場合にも本発
明の効果は変わらない。また命令レジスタIRお
よび計数回路MJCのビツト数、マイクロ命令ア
ドレス変換回路MAC′の領域数および記憶容量は
図示されるものに限定されることは無く、他に幾
多の変形が考慮されるが、何れの場合にも本発明
の効果は変らない。更に本発明の対象は電子交換
機の中央制御装置に限定されぬことは言う迄も無
い。 Note that FIG. 2 is only one embodiment of the present invention, and for example, the branch signal j1 is not limited to incrementing the counting circuit MJC by 1, but may be used to specify the counting output c of the counting circuit MJC. Although it may be considered to immediately branch from microinstruction i1' to microinstruction i3 by outputting branch signal j2 which sets the value to the value (for example, 10), the effects of the present invention do not change in such a case. Furthermore, the number of bits of the instruction register IR and the counting circuit MJC, the number of areas and the storage capacity of the microinstruction address conversion circuit MAC' are not limited to those shown in the diagram, and many other modifications may be considered, but any Even in this case, the effects of the present invention remain the same. Furthermore, it goes without saying that the object of the present invention is not limited to central control units of electronic exchanges.
(g) 発明の効果
以上、本発明によれば、前記マイクロプログラ
ム制御式処理装置において、分岐専用のマイクロ
命令を使用すること無くマイクロプログラムの分
岐が可能となり、当該処理装置の命令実行時間が
高速化される。(g) Effects of the Invention As described above, according to the present invention, in the microprogram-controlled processing device, it is possible to branch the microprogram without using a branch-specific microinstruction, and the instruction execution time of the processing device is fast. be converted into
第１図は従来あるマイクロプログラム順序制御
方式の一例を示す図、第２図は本発明の一実施例
によるマイクロプログラム順序制御方式を示す図
である。
図において、CMは制御メモリ、CMARはマイ
クロ命令アドレスレジスタ、CMIRはマイクロ命
令レジスタ、ICは加算回路、IRは命令レジスタ、
Ｍ０乃至Ｍ３は領域、MACおよびMAC′はマイ
クロ命令アドレス変換回路、MJCは計数回路、
ａはアドレス、ｃは出力回路、ｆは機能部、ｉお
よびi′はマイクロ命令、ｊは分岐信号、を示す。
FIG. 1 is a diagram showing an example of a conventional microprogram order control method, and FIG. 2 is a diagram showing a microprogram order control method according to an embodiment of the present invention. In the figure, CM is control memory, CMAR is microinstruction address register, CMIR is microinstruction register, IC is adder circuit, IR is instruction register,
M0 to M3 are areas, MAC and MAC' are microinstruction address conversion circuits, MJC is a counting circuit,
a is an address, c is an output circuit, f is a functional section, i and i' are microinstructions, and j is a branch signal.
Claims (1)
レジスタ、計数回路、マイクロ命令アドレス変換
回路、マイクロ命令アドレスレジスタ、制御メモ
リ及びマイクロ命令レジスタを有し、マイクロ命
令アドレス変換回路は複数の領域を有するメモリ
より構成され、それぞれはマイクロプログラムの
先頭アドレスを格納し、かつ命令レジスタの機能
部f1によつて各領域に格納される先頭アドレスの
１種類が対応し、各領域のいづれかは計数回路の
出力で指定され、指定された領域の１個の先頭ア
ドレスにもとずき、マイクロ命令アドレスレジス
タを介し、制御メモリより該アドレスに対応する
マイクロ命令が取り出され、マイクロ命令レジス
タを介し所定の制御が行なわれると共に、マイク
ロ命令に分岐信号を有する場合、分岐信号はマイ
クロ命令レジスタを介し計数回路を所定数歩進
し、その計数出力と前記機能部f1によつて指定さ
れる領域からアドレスが出力され、このアドレス
に対応するマイクロ命令が制御メモリより取り出
されることを特徴とするマイクロプログラム順序
制御方式。1. A memory having an instruction register that stores instructions to be executed having a functional unit, a counting circuit, a micro-instruction address conversion circuit, a micro-instruction address register, a control memory, and a micro-instruction register, and the micro-instruction address conversion circuit having multiple areas. Each area stores the start address of the microprogram, and corresponds to one type of start address stored in each area by the function section f1 of the instruction register, and one of each area is the output of the counting circuit. Based on the first address of the specified area, the microinstruction corresponding to the address is retrieved from the control memory via the microinstruction address register, and the specified control is executed via the microinstruction register. At the same time, if the microinstruction has a branch signal, the branch signal advances the counting circuit by a predetermined number of steps via the microinstruction register, and the counting output and the address are output from the area specified by the function section f1 . A microprogram order control method characterized in that a microinstruction corresponding to this address is retrieved from a control memory.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4979983A JPS59174947A (en) | 1983-03-25 | 1983-03-25 | System for controlling order of microprogram |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4979983A JPS59174947A (en) | 1983-03-25 | 1983-03-25 | System for controlling order of microprogram |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59174947A JPS59174947A (en) | 1984-10-03 |
| JPH0332814B2 true JPH0332814B2 (en) | 1991-05-14 |
Family
ID=12841188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4979983A Granted JPS59174947A (en) | 1983-03-25 | 1983-03-25 | System for controlling order of microprogram |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59174947A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2500802B2 (en) * | 1985-08-09 | 1996-05-29 | 株式会社 日立製作所 | Semiconductor device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49113541A (en) * | 1973-02-26 | 1974-10-30 | ||
| JPS5537656A (en) * | 1978-09-08 | 1980-03-15 | Fujitsu Ltd | Microprogram control system |
| JPS57753A (en) * | 1980-06-02 | 1982-01-05 | Hitachi Ltd | Microprogram controller |
| JPS57199046A (en) * | 1981-06-03 | 1982-12-06 | Mitsubishi Electric Corp | Microprogram controlling method |
-
1983
- 1983-03-25 JP JP4979983A patent/JPS59174947A/en active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49113541A (en) * | 1973-02-26 | 1974-10-30 | ||
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| JPS57199046A (en) * | 1981-06-03 | 1982-12-06 | Mitsubishi Electric Corp | Microprogram controlling method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59174947A (en) | 1984-10-03 |
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