JPS6148735B2 - - Google Patents
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- JPS6148735B2 JPS6148735B2 JP53125757A JP12575778A JPS6148735B2 JP S6148735 B2 JPS6148735 B2 JP S6148735B2 JP 53125757 A JP53125757 A JP 53125757A JP 12575778 A JP12575778 A JP 12575778A JP S6148735 B2 JPS6148735 B2 JP S6148735B2
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- 102100023196 E3 ubiquitin-protein ligase MARCHF8 Human genes 0.000 description 2
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- 230000001360 synchronised effect Effects 0.000 description 1
Description
【発明の詳細な説明】
本発明はマイクロプログラム制御を利用するデ
ータ処理装置において、マクロ命令に応じたマイ
クロプログラムの先頭番地を導出するためのマイ
クロプログラムアドレス制御方式に関するもので
ある。
従来マイクロプログラム制御のデータ処理装置
では、マクロ命令を処理する際にマイクロプログ
ラムの先頭番地を発生するために、マクロ命令レ
ジスタIRの出力をアドレスとする読出専用記憶
装置からなるアドレステーブルMROMを使用し
て、その出力を直接に制御記憶装置CMのアドレ
スとすることが多い。従つてマイクロプログラム
にバグを生じると、このアドレステーブル
MROMを取換える必要のあることもおこる。
それを避けるためにはマイクロプログラムのデ
バツグ時に、アドレステーブルMROMの代わり
に書込み可能な記憶装置およびそれへのローダを
用意する必要がある。また、アドレステーブル
MROMの出力を直接に制御記憶装置CMのアドレ
スとする場合に、マクロ命令のオペレーシヨンコ
ードのフオーマツトが命令により異なる場合はア
ドレステーブルMROMの容量が増加する。
すなわち第1図a,b,cはそれぞれオペレー
シヨンフオーマツトでA,B,Cは異なるビツト
長のオペレーシヨンコード、r1はソースレジスタ
の選択情報、r2はインデキシングレジスタの選択
情報を示す。情報r1,r2に関連するレジスタの選
択は、情報r1,r2に相当するマクロ命令レジスタ
IRの出力ビツトを直接コントロール部へ送るこ
とによりハードウエア的に実現しているとすれ
ば、第1図aのフオーマツトのマクロ命令に対し
ては情報r1,r2の内容にかかわらず、また第1図
bのフオーマツトのマクロ命令に対しては情報r2
の内容にかかわらずアドレステーブルMROMの
出力は同一である必要がある。ところが第1図c
のフオーマツトのマクロ命令に対してはCの内容
に応じて、アドレステーブルMROMの出力は異
なるマイクロプログラムの先頭番地を出力する必
要がある。従つてこの場合にはアドレステーブル
MROMのアドレスとしては、第1図cのフオー
マツトのオペレーシヨンコードで決まるビツト数
が必要である。第2図にこのときのアドレステー
ブルMROMの内容を示す。図で1はアドレステ
ーブルMROMの内容、2は制御記憶装置CMの内
容を示す。
本発明の第一の目的は読出専用の記憶装置から
なるアドレステーブルの代わりにマイクロ命令に
より書込み可能な記憶装置からなるアドレステー
ブルを使用することにより、マクロ命令に応じた
マイクロ命令の先頭番地の変更等に容易に対処で
きる装置を提供することにある。また、本発明の
第二の目的はアドレステーブル出力と制御記憶装
置との間に演算回路を挿入することにより、小容
量のアドレステーブルで十分な装置を提供するこ
とにある。
本発明は、マイクロプログラム制御のデータ処
理装置において、マイクロプログラムを貯蔵する
読出専用記憶装置から読出されるマイクロ命令を
格納するマイクロ命令レジスタの出力の一部を書
込データとし、マクロ命令レジスタの出力の一部
をアドレスとする書込み可能な記憶装置からなる
アドレステーブルと、このアドレステーブル出力
の一部と上記マクロ命令レジスタの出力の一部を
入力とする演算回路とを備え、上記アドレステー
ブルの出力の他の一部と上記演算回路の出力とを
合わせて上記制御記憶装置のアドレスとすること
によりマクロ命令に応じたマイクロプログラムの
先頭番地を導出することを特徴とする。
次に本発明の実施例について図面を参照して説
明する。
第3図は本発明における一実施例の構成図であ
る。1′は書込み可能なアドレステーブル
MRAM、2は読出専用制御記憶装置CM、3は主
記憶装置MM、4はマクロ命令レジスタIR、5は
演算回路AC、6は制御部CTL、7は制御記憶装
置へのアドレスセレクタCMAS、8はマイクロ命
令レジスタCMIRである。
アドレステーブル1′のデータ入力Diには、マ
イクロ命令レジスタ8の出力が接続されている。
またこの出力は制御部6およびゲート回路を介し
て、マクロ命令レジスタ4に与えられている。こ
のマクロ命令レジスタ4の出力は、アドレステー
ブル1′のアドレス入力Aiに与えられている。ま
た制御部6のタイミング信号は、マクロ命令レジ
スタおよびアドレステーブル1′の書込タイミン
グ入力WRに導かれている。
アドレステーブル1′のデータ出力Doは、演算
回路5を介して、また分岐されて直接に、アドレ
スセレクタ7の入力に接続されている。このセレ
クタ7の出力は読出専用制御記憶装置2のアドレ
ス入力Aiに接続されている。この記憶装置2の
出力Doはマイクロ命令レジスタ8に与えられて
いる。また、主記憶装置3の読出出力は制御部6
により制御されたゲート回路を介して、マクロ命
令レジスタ4へ与えられている。
第4図は各フオーマツトのマクロ命令に対する
アドレステーブル1′の内容およびそれぞれの命
令に応じて、マイクロプログラムの先頭番地の導
出過程を示す図である。第4図a,b,cは第1
図に示すフオーマツトa,b,cに対応する。
次に第3図および第4図を用いて装置の動作を
説明する。まず、アドレステーブル1′へ必要な
データをマイクロ命令により書込む。第3図の構
成においては、マイクロ命令の2ステツプでアド
レステーブル1′の1ワードを書く。最初のステ
ツプでアドレステーブル1′のアドレスとなるデ
ータとして、マイクロ命令レジスタ8の出力の一
部をマクロ命令レジスタ4へ書込む。次のステツ
プでマイクロ命令レジスタ8の出力の一部をアド
レステーブル1′の書込データとして制御部6か
ら送られる書込信号に同期した適当なタイミング
でアドレステーブル1′へ送り必要なデータを書
込む。この書込動作は命令実行に先行する必要が
あり、このため一つの方法として、装置のシステ
ムリセツト等により起動をかけて、上記書込動作
を行うことがよい。
第4図aは第1図aに示す命令フオーマツトを
持つマクロ命令に対するアドレステーブル1′の
書込データを示す。この場合演算回路5の構成と
してアンド回路5′を使用する。サプレスデータ
「0000」によりマクロ命令レジスタ4の出力情報
r1,r2はサプレスされるため、出力情報r1,r2の
内容にかかわらず、読出専用制御記憶装置2のア
ドレスは同一アドレス「X′0000」が選択され
る。
第4図bの場合も同様にサプレスデータ
「1100」により情報r2のみがサプレスされて、情
報r2の内容にかかわらず制御記憶装置2のアドレ
スは同一番地「Y′B″00」となる。
第4図cの場合はサプレスデータは「1111」で
あるので、マクロ命令レジスタ4の出力はサプレ
スされることなく、制御記憶装置2のアドレスは
「Z′C″」となる。
第4図ではアドレスセレクタを省略したが、実
際には主記憶装置3からマクロ命令レジスタ4に
フエツチされたマクロ命令を実行する際に、マイ
クロ命令レジスタ8の出力により制御部6を通し
て、アドレスセレクタ7に制御信号を送り、制御
記憶装置2の次マイクロ命令のアドレスとして、
アドレステーブル1′と演算回路5の出力を選択
することにより、マクロ命令レジスタ4内のマク
ロ命令に応じたマイクロプログラムの先頭番地を
導出することが可能である。
第2図と第4図とを比較して明らかなように、
第2図のアドレステーブル1の場合には第1図a
のフオーマツトのマクロ命令に対しては、アドレ
スAからA+15までの16ワードに同一内容を書込
む必要があり容量が増加するが、第4図のアドレ
ステーブル1′の場合には1ワードで済むために
経済的である。またマイクロプログラムに変更が
生じ、マクロ命令に応じたマイクロプログラムの
先頭番地までも変更する必要のある際に、第2図
の形式を使用している場合は制御記憶装置2の内
容を変え、さらにアドレステーブル1を取換える
必要が生じるが、本発明装置では制御記憶装置2
の内容を変えるだけで済む。
上記実施例は、演算回路5としてアンド回路
5′を使用することによりマクロ命令レジスタ4
の出力をアドレステーブル1′の出力によりサプ
レスしているが、他の実施例としてアンド回路以
外の各種演算回路を使用して、制御記憶装置2の
アドレスを修飾することが可能である。
以上述べたように、本発明によればマイクロ命
令により書込み可能な記憶装置からなるアドレス
テーブルを使用することにより、マクロ命令に応
じたマイクロ命令の先頭番地の変更等に容易に対
処できる経済的な装置を得る。また、アドレステ
ーブル出力と制御記憶装置との間に、演算回路を
挿入することにより、小容量のアドレステーブル
で十分な経済的な装置が得られる。 DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a microprogram address control method for deriving the starting address of a microprogram in accordance with a macro instruction in a data processing device using microprogram control. Conventional microprogram-controlled data processing devices use an address table MROM, which is a read-only storage device whose address is the output of the macro instruction register IR, in order to generate the start address of the microprogram when processing a macro instruction. In many cases, the output is directly used as the address of the control memory CM. Therefore, if a bug occurs in the microprogram, this address table
Occasionally, the MROM may need to be replaced. To avoid this, when debugging a microprogram, it is necessary to prepare a writable storage device and a loader therein instead of the address table MROM. Also, the address table
When the output of the MROM is directly used as the address of the control memory device CM, the capacity of the address table MROM increases if the format of the operation code of the macro instruction differs depending on the instruction. That is, in FIG. 1, a, b, and c are operation formats, A, B, and C are operation codes of different bit lengths, r1 is source register selection information, and r2 is indexing register selection information. The selection of registers related to information r 1 and r 2 is based on the macro instruction register corresponding to information r 1 and r 2 .
If this is realized in hardware by sending the output bits of the IR directly to the control section, then for the macro instruction in the format shown in Figure 1a, regardless of the contents of information r 1 and r 2 , For macro instructions in the format shown in Figure 1b, the information r 2
The output of the address table MROM must be the same regardless of the contents of the address table MROM. However, Figure 1c
For a macro instruction in the format, the address table MROM must output the starting address of a different microprogram depending on the contents of C. Therefore, in this case the address table
The MROM address requires the number of bits determined by the operation code in the format shown in FIG. 1c. FIG. 2 shows the contents of the address table MROM at this time. In the figure, 1 indicates the contents of the address table MROM, and 2 indicates the contents of the control storage device CM. The first object of the present invention is to change the starting address of a microinstruction in response to a macroinstruction by using an address table consisting of a storage device writable by microinstructions instead of an address table consisting of a read-only storage device. The object of the present invention is to provide a device that can easily deal with such problems. A second object of the present invention is to provide a device which requires only a small capacity address table by inserting an arithmetic circuit between the address table output and the control storage device. The present invention provides a microprogram-controlled data processing device in which a part of the output of a microinstruction register storing microinstructions read from a read-only storage device storing a microprogram is used as write data, and the output of the macroinstruction register is an address table consisting of a writable storage device whose addresses are a part of the address table; and an arithmetic circuit whose inputs are a part of the output of this address table and a part of the output of the macro instruction register; The first address of the microprogram corresponding to the macro instruction is derived by combining the other part of the above and the output of the arithmetic circuit as the address of the control storage device. Next, embodiments of the present invention will be described with reference to the drawings. FIG. 3 is a block diagram of one embodiment of the present invention. 1' is a writable address table
MRAM, 2 is a read-only control memory device CM, 3 is a main memory device MM, 4 is a macro instruction register IR, 5 is an arithmetic circuit AC, 6 is a control unit CTL, 7 is an address selector CMAS to the control memory device, 8 is This is the microinstruction register CMIR. The output of the microinstruction register 8 is connected to the data input Di of the address table 1' .
Further, this output is given to the macro instruction register 4 via the control section 6 and the gate circuit. The output of this macro instruction register 4 is given to the address input Ai of the address table 1' . Further, the timing signal of the control section 6 is guided to the macro instruction register and the write timing input W R of the address table 1' . The data output Do of the address table 1' is connected directly to the input of the address selector 7 via the arithmetic circuit 5 or branched off. The output of this selector 7 is connected to the address input Ai of the read-only control memory 2 . The output Do of this storage device 2 is given to the microinstruction register 8 . Also, the readout output of the main storage device 3 is controlled by the control unit 6.
The macro instruction register 4 is supplied with the macro instruction register 4 via a gate circuit controlled by the macro instruction register 4. FIG. 4 is a diagram showing the contents of the address table 1' for macro instructions of each format and the process of deriving the starting address of a microprogram according to each instruction. Figure 4 a, b, c are the first
This corresponds to formats a, b, and c shown in the figure. Next, the operation of the apparatus will be explained using FIGS. 3 and 4. First, necessary data is written into the address table 1' by a microinstruction. In the configuration shown in FIG. 3, one word of address table 1' is written in two microinstruction steps. In the first step, a part of the output of the microinstruction register 8 is written into the macroinstruction register 4 as data that becomes the address of the address table 1' . In the next step, part of the output of the microinstruction register 8 is sent to the address table 1' as write data for the address table 1' at an appropriate timing synchronized with the write signal sent from the control unit 6, and necessary data is written. It's crowded. This write operation must precede the execution of the command, and therefore, one method is to start the device by, for example, resetting the system, and then perform the write operation. FIG. 4a shows write data in address table 1' for a macro instruction having the instruction format shown in FIG. 1a. In this case, an AND circuit 5' is used as the configuration of the arithmetic circuit 5 . Output information of macro instruction register 4 by suppress data “0000”
Since r 1 and r 2 are suppressed, the same address "X'0000" is selected as the address of the read-only control storage device 2 regardless of the contents of the output information r 1 and r 2 . Similarly, in the case of Figure 4b, only information r 2 is suppressed by suppress data ``1100'', and the address of control storage device 2 becomes the same address ``Y'B''00'' regardless of the content of information r 2. . In the case of FIG. 4c, the suppressed data is "1111", so the output of the macro instruction register 4 is not suppressed and the address of the control storage device 2 is "Z'C". Although the address selector is omitted in FIG. 4, in reality, when executing a macro instruction fetched from the main memory 3 to the macro instruction register 4 , the output of the micro instruction register 8 is passed through the control unit 6 to the address selector 7. as the address of the next microinstruction in the control storage device 2 .
By selecting the address table 1' and the output of the arithmetic circuit 5 , it is possible to derive the starting address of the microprogram according to the macro instruction in the macro instruction register 4 . As is clear from comparing Figures 2 and 4,
In the case of address table 1 in Figure 2, Figure 1 a
For a macro instruction in the format, it is necessary to write the same content to 16 words from address A to A+15, which increases the capacity, but in the case of address table 1' in Figure 4, only one word is required. It is economical. In addition, when a change occurs in the microprogram and it is necessary to change even the starting address of the microprogram according to the macro instruction, if the format shown in Figure 2 is used, the contents of the control storage device 2 are changed, and Although it becomes necessary to replace the address table 1, in the device of the present invention, the control storage device 2
All you have to do is change the contents of the . In the above embodiment, by using the AND circuit 5 ' as the arithmetic circuit 5, the macro instruction register 4
Although the output of the address table 1' is suppressed by the output of the address table 1', in other embodiments, it is possible to modify the address of the control storage device 2 by using various arithmetic circuits other than the AND circuit. As described above, according to the present invention, by using an address table consisting of a storage device writable by microinstructions, it is possible to easily cope with changing the starting address of microinstructions according to macroinstructions. Get the equipment. Furthermore, by inserting an arithmetic circuit between the address table output and the control storage device, an economical device can be obtained that requires only a small capacity address table.
第1図はマクロ命令のフオーマツトを示す図。
第2図は従来例のマイクロプログラム先頭番地の
導出過程を示す図。第3図は本発明の一実施例を
示す構成図。第4図は本発明によるマイクロプロ
グラム先頭番地の導出法を示す図。
1……読出専用の記憶装置からなるアドレステ
ーブルMROM、1′……書込可能な記憶装置から
なるアドレステーブルMRAM、2……読出専用
の制御記憶装置CM、3……主記憶装置MM、4
……マクロ命令レジスタIR、5……演算回路
AC、5′……アンド回路、6……制御回路
CTL、7……制御記憶装置アドレスセレクタ
CMAS、8……マイクロ命令レジスタCMIR。
FIG. 1 is a diagram showing the format of a macro instruction.
FIG. 2 is a diagram showing the process of deriving the starting address of a microprogram in a conventional example. FIG. 3 is a configuration diagram showing an embodiment of the present invention. FIG. 4 is a diagram showing a method for deriving a microprogram start address according to the present invention. 1...Address table MROM consisting of a read-only memory device, 1' ...Address table MRAM consisting of a writable memory device, 2 ...Read-only control memory device CM, 3...Main memory device MM, 4
...Macro instruction register IR, 5 ...Arithmetic circuit
AC, 5'...AND circuit, 6...control circuit
CTL, 7 ...Control storage address selector
CMAS, 8 ...Micro instruction register CMIR.
Claims (1)
置のアドレス制御方式において、 マイクロ命令を貯蔵する読出専用の制御記憶装
置2と、 主記憶装置から読出されたマクロ命令を格納し
ておくマクロ命令レジスタ4と、 上記制御記憶装置から読出されたマイクロ命令
を格納しておくマイクロ命令レジスタ8と、 このマイクロ命令レジスタの出力の一部を書込
みデータとし上記マクロ命令レジスタの出力の一
部をアドレスとする書込み可能な記憶装置からな
るアドレステーブル1′と、 このアドレステーブルの出力の一部とマクロ命
令レジスタの出力の一部を入力とする演算回路5
と、 上記アドレステーブルの出力の一部と上記演算
回路の出力とを合わせて上記制御記憶装置のアド
レスとする回路7と を備えたことを特徴とするアドレス制御方式。 [Scope of Claims] 1. In an address control system for a data processing device based on microprogram control, there is provided a read-only control storage device 2 that stores microinstructions, and a macroinstruction device that stores macroinstructions read from the main storage device. A register 4 , a microinstruction register 8 for storing microinstructions read from the control storage device, and a part of the output of this microinstruction register as write data and part of the output of the macroinstruction register as address. an address table 1' consisting of a writable storage device, and an arithmetic circuit 5 whose inputs are part of the output of this address table and part of the output of the macro instruction register.
and a circuit 7 for combining a part of the output of the address table and the output of the arithmetic circuit as an address of the control storage device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12575778A JPS5553743A (en) | 1978-10-13 | 1978-10-13 | Address control system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12575778A JPS5553743A (en) | 1978-10-13 | 1978-10-13 | Address control system |
Publications (2)
Publication Number | Publication Date |
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JPS5553743A JPS5553743A (en) | 1980-04-19 |
JPS6148735B2 true JPS6148735B2 (en) | 1986-10-25 |
Family
ID=14918053
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12575778A Granted JPS5553743A (en) | 1978-10-13 | 1978-10-13 | Address control system |
Country Status (1)
Country | Link |
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JP (1) | JPS5553743A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0511863Y2 (en) * | 1990-07-24 | 1993-03-25 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60128531A (en) * | 1983-12-15 | 1985-07-09 | Nec Corp | Data processing unit |
JP3001383B2 (en) * | 1994-10-20 | 2000-01-24 | 有限会社泰成電機工業 | Dry flooring method and unit support leg used for it |
JP2559392Y2 (en) * | 1995-08-18 | 1998-01-14 | 有限会社泰成電機工業 | Dry floor structure in residential buildings |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5397349A (en) * | 1977-02-05 | 1978-08-25 | Fujitsu Ltd | Order decording system |
JPS553046A (en) * | 1978-06-21 | 1980-01-10 | Toshiba Corp | Microprogram control system |
-
1978
- 1978-10-13 JP JP12575778A patent/JPS5553743A/en active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5397349A (en) * | 1977-02-05 | 1978-08-25 | Fujitsu Ltd | Order decording system |
JPS553046A (en) * | 1978-06-21 | 1980-01-10 | Toshiba Corp | Microprogram control system |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0511863Y2 (en) * | 1990-07-24 | 1993-03-25 |
Also Published As
Publication number | Publication date |
---|---|
JPS5553743A (en) | 1980-04-19 |
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