JPH03292772A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03292772A JPH03292772A JP9400290A JP9400290A JPH03292772A JP H03292772 A JPH03292772 A JP H03292772A JP 9400290 A JP9400290 A JP 9400290A JP 9400290 A JP9400290 A JP 9400290A JP H03292772 A JPH03292772 A JP H03292772A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯＳ）−ランジスタの構造に係り、特に素子
の微細化と高速化に適したＭｏＳトランジスタの構造に
関する。
の微細化と高速化に適したＭｏＳトランジスタの構造に
関する。
第２図に示すように、従来ＭＯ５電界効果トランジスタ
のゲート絶縁膜１２と伝導層、即ち単結晶シリコン１３
との界面は原子層レベルで平坦なことが必要であるとさ
れ、界面の凹凸や、それに伴う界面準位はキャリアの移
動度を低下させるとして、界面の平坦化に努力が払われ
てきた。また、ゲート絶縁膜１２は、素子特性のばらつ
きを抑制するため、均一な膜厚となるよう制御されてき
た。
のゲート絶縁膜１２と伝導層、即ち単結晶シリコン１３
との界面は原子層レベルで平坦なことが必要であるとさ
れ、界面の凹凸や、それに伴う界面準位はキャリアの移
動度を低下させるとして、界面の平坦化に努力が払われ
てきた。また、ゲート絶縁膜１２は、素子特性のばらつ
きを抑制するため、均一な膜厚となるよう制御されてき
た。
しかし、素子の微細化によりトランジスタのチャネル長
が短くなると、所謂短チヤネル効果により閾値電圧が低
下すると言う問題が生ずる。また、チャネルの幅が狭く
なると狭チャネル効果により閾値電圧が上昇すると言う
問題も生ずる。このため、微細かつ高性能の薄膜トラン
ジスタを形成することは困難であった。
が短くなると、所謂短チヤネル効果により閾値電圧が低
下すると言う問題が生ずる。また、チャネルの幅が狭く
なると狭チャネル効果により閾値電圧が上昇すると言う
問題も生ずる。このため、微細かつ高性能の薄膜トラン
ジスタを形成することは困難であった。
本発明の目的は、ＭＯＳ）−ランジスタの微細化と高性
能化を可能とするＭＯＳトランジスタの構造を提供する
ことにある。
能化を可能とするＭＯＳトランジスタの構造を提供する
ことにある。
上記目的は、ＭＯＳトランジスタのチャネルの上を覆う
ゲート絶縁膜に、部分的に膜厚の厚い部分、あるいは薄
い部分を形成することにより達成出来た。
ゲート絶縁膜に、部分的に膜厚の厚い部分、あるいは薄
い部分を形成することにより達成出来た。
第１図に示すように、ゲート絶縁膜の厚い部分２１では
、ゲート電極２２に電圧を印加した時、他の部分より電
界が弱くなるため、ソースおよびトレイン側の界面２３
で反転層が形成されても。
、ゲート電極２２に電圧を印加した時、他の部分より電
界が弱くなるため、ソースおよびトレイン側の界面２３
で反転層が形成されても。
２１では反転層は形成されない。したがって、このＭＯ
５Ｉ−ランジスタは非常に狭い領域２１の電界を制御す
ることにより、０ＮＯＦＦ動作をさせることが出来る。
５Ｉ−ランジスタは非常に狭い領域２１の電界を制御す
ることにより、０ＮＯＦＦ動作をさせることが出来る。
即ち、極めてチャネル長の短い薄膜ＭＯ５）−ランジス
タを形成することが出来る。本発明によるトランジスタ
は、第１図（ｂ）に示すような等価回路で示すことが出
来る。また、第１図（ｃ）に示すように、同トランジス
タの特性は、チャネル長の長いトランジスタ２１０゜２
２０の特性２５０と、チャネル長の短いトランジスタ２
３０の特性２６０との重ね合わせ２７０になる。従って
、トランジスタを縮小しても、短チヤネル効果により閾
値電圧が低下してしまうことがなく、高い伝達コンダク
タンスのトランジスタを形成できる。
タを形成することが出来る。本発明によるトランジスタ
は、第１図（ｂ）に示すような等価回路で示すことが出
来る。また、第１図（ｃ）に示すように、同トランジス
タの特性は、チャネル長の長いトランジスタ２１０゜２
２０の特性２５０と、チャネル長の短いトランジスタ２
３０の特性２６０との重ね合わせ２７０になる。従って
、トランジスタを縮小しても、短チヤネル効果により閾
値電圧が低下してしまうことがなく、高い伝達コンダク
タンスのトランジスタを形成できる。
以下、本発明の詳細を実施例を持って説明する。
実施例１：第１図（ａ）および第６図（ａ）は、本発明
の特許請求の範囲第１項、第２項、第３項および第６項
によるＭＯＳトランジスタの構造を示す断面構造概略図
である。シリコン基板２７のチャネルが形成される領域
（第６図６０）の一部に、第１図（ａ）の２１、第６図
（、）の６１のような７字型の溝を形成する。その上に
、チャネル全体を覆うように、ゲート絶縁膜２１を形成
する。さらにゲート電極２２．６３を形成し、ソース拡
散領域２５．６２とドレイン拡散領域２６．６４を形成
し、ＭＯＳトランジスタとした。実効チャネル長（ソー
ス拡散層とトレイン拡散層との距離）０．２μｍのＭＯ
Ｓ）−ランジスタの閾値電圧を測定したところ、第１図
に示した従来のトランジスタでは、０．０６Ｖであった
が、本発明によるＭＯＳトランジスタでは０．３２Ｖ
と閾値電圧の低下が生じなかった。
の特許請求の範囲第１項、第２項、第３項および第６項
によるＭＯＳトランジスタの構造を示す断面構造概略図
である。シリコン基板２７のチャネルが形成される領域
（第６図６０）の一部に、第１図（ａ）の２１、第６図
（、）の６１のような７字型の溝を形成する。その上に
、チャネル全体を覆うように、ゲート絶縁膜２１を形成
する。さらにゲート電極２２．６３を形成し、ソース拡
散領域２５．６２とドレイン拡散領域２６．６４を形成
し、ＭＯＳトランジスタとした。実効チャネル長（ソー
ス拡散層とトレイン拡散層との距離）０．２μｍのＭＯ
Ｓ）−ランジスタの閾値電圧を測定したところ、第１図
に示した従来のトランジスタでは、０．０６Ｖであった
が、本発明によるＭＯＳトランジスタでは０．３２Ｖ
と閾値電圧の低下が生じなかった。
実施例２：第３図（ａ）、（ｂ）は、他の実施例の構造
を示す断面構造概略図である。第３図（、）では、ゲー
ト電極側に断面が矩形の絶縁膜が厚い部分３０を形成し
た。また、第３図（ｂ）では断面が三角形となるように
、該絶縁膜の厚い部分３００を形成した。本実施例では
、Ｓｉ／ＳｉＯ２界面を平坦に形成できるので、キャリ
アの移動度を実施例１に比へさらに大きくすることがで
きた。実施例３：第４図（、）は本発明の他の実施例の
構造を示す断面構造概略図である。本実施例では膜厚が
厚い部分４０を持つゲート絶縁膜４２を形成した後、電
極４１と絶縁膜との界面が平坦となるように、五酸化タ
ンタル膜４３を形成した。五酸化タンタルの比誘電率は
約２２であり、二酸化シリコン膜４２の比誘電率は３．
８である。従って。
を示す断面構造概略図である。第３図（、）では、ゲー
ト電極側に断面が矩形の絶縁膜が厚い部分３０を形成し
た。また、第３図（ｂ）では断面が三角形となるように
、該絶縁膜の厚い部分３００を形成した。本実施例では
、Ｓｉ／ＳｉＯ２界面を平坦に形成できるので、キャリ
アの移動度を実施例１に比へさらに大きくすることがで
きた。実施例３：第４図（、）は本発明の他の実施例の
構造を示す断面構造概略図である。本実施例では膜厚が
厚い部分４０を持つゲート絶縁膜４２を形成した後、電
極４１と絶縁膜との界面が平坦となるように、五酸化タ
ンタル膜４３を形成した。五酸化タンタルの比誘電率は
約２２であり、二酸化シリコン膜４２の比誘電率は３．
８である。従って。
本実施例では電極４１とゲート絶縁膜との界面は平坦で
あるが、絶縁膜４０の部分のしたのチャネル部にかかる
電界は他の部分よりも弱くなり、実施例１と実施例２と
同様の効果を得ることができた。
あるが、絶縁膜４０の部分のしたのチャネル部にかかる
電界は他の部分よりも弱くなり、実施例１と実施例２と
同様の効果を得ることができた。
第４図（ｂ）に示した実施例では、ゲート絶縁膜となる
薄い５ｉｎ２４１２を形成した後、一部にスリット４１
３′を有するシリコン窒化膜４１３を形成し、再度酸化
したところ、ＳｉＯ２層の厚い部分４１０を形成するこ
とができた。
薄い５ｉｎ２４１２を形成した後、一部にスリット４１
３′を有するシリコン窒化膜４１３を形成し、再度酸化
したところ、ＳｉＯ２層の厚い部分４１０を形成するこ
とができた。
柔施例４：第５図（ａ）は本発明の他の実施例の構造を
示す断面構造概略図である。本実施例では、ゲート絶縁
膜の薄い部分５０を第５図（ａ）のようにチャネルを横
断するようにしたゲート絶縁膜５２を持つＭＯ８Ｉ−ラ
ンジスタを形成した。
示す断面構造概略図である。本実施例では、ゲート絶縁
膜の薄い部分５０を第５図（ａ）のようにチャネルを横
断するようにしたゲート絶縁膜５２を持つＭＯ８Ｉ−ラ
ンジスタを形成した。
同トランジスタのゲート電極に電圧を印加していったと
ころ、ゲート絶縁膜の薄い部分５０の下のチャネル部に
反転層が形成されたところで、ソースから該反転層、該
反転層からドレインに向かって、トンネル電流が流れる
のが観測された。このトンネルキャリアは散乱を受けな
いので、極めて大きな電流を得ることができた。
ころ、ゲート絶縁膜の薄い部分５０の下のチャネル部に
反転層が形成されたところで、ソースから該反転層、該
反転層からドレインに向かって、トンネル電流が流れる
のが観測された。このトンネルキャリアは散乱を受けな
いので、極めて大きな電流を得ることができた。
第５図（ｂ）は本発明の他の実施例の構造を示す断面構
造概略図であり、第５図（ｃ）は本発明の他の実施例の
構造を示す断面構造概略図であって、第５図（ａ）に示
したＭ ＯＳ トランジスタと同様の効果を得ることが
できた。
造概略図であり、第５図（ｃ）は本発明の他の実施例の
構造を示す断面構造概略図であって、第５図（ａ）に示
したＭ ＯＳ トランジスタと同様の効果を得ることが
できた。
実施例５：第７図（ａ）、（ｂ）は、本発明の他の実施
例の構造を示す断面構造概略図である。
例の構造を示す断面構造概略図である。
本実施例では絶縁膜の薄い領域を、ソースからドレイン
につながる溝状７１，７１０，７１１に形成した。ゲー
ト電極に電圧を印加したところ、ある直圧範囲では溝７
１，７１０，７１１の下のチャネル部のみに反転層が形
成され、チャネル幅が極めて狭いＭＯＳトランジスタを
形成することが出来た。
につながる溝状７１，７１０，７１１に形成した。ゲー
ト電極に電圧を印加したところ、ある直圧範囲では溝７
１，７１０，７１１の下のチャネル部のみに反転層が形
成され、チャネル幅が極めて狭いＭＯＳトランジスタを
形成することが出来た。
本発明による、多結晶シリコン薄膜トランジスタを用い
れば、チャネル長が極めて短い高性能のトランジスタを
形成できると共に、同トランジスタを三次元的に積層し
て形成できるので、極めて高集積、大容量の集積回路素
子を形成することができる。
れば、チャネル長が極めて短い高性能のトランジスタを
形成できると共に、同トランジスタを三次元的に積層し
て形成できるので、極めて高集積、大容量の集積回路素
子を形成することができる。
第２図は、従来のＭＯＳトランジスタの断面構造の概略
を示す図。 第１図（ａ）（ｂ）（ｃ）は、それぞれ本発明の一実施
例１を説明するための断面概略図２等価回路図、および
ドレイン電流−ゲート電圧特性の概略図である。 第３図（ａ）、（ｂ）は、本発明の他の実施例を説明す
るためのＭＯＳトランジスタの断面概略図。 第４図（ａ）、（ｂ）は、本発明の他の実施例を説明す
るためのＭＯＳトランジスタの断面概略図。 第５図は（ａ ）、（ｂ ）、（ｃ ）は、本発明の他
の実施例を説明するためのＭＯＳトランジスタの断面概
略図。 第６図は、本発明の他の実施例を説明するための薄膜Ｍ
ＯＳトランジスタの平面概略図。 第７図は、本発明の他の実施例を説明するためのＭＯＳ
トランジスタの平面概略図。 １３．２７，３３，３３０，４６，５３１，４１６゜５
３．５３０・・・Ｓｉ基板、１２，２２，３２゜３２０
．４２，５２１，４１２，５２，５２０・・・ゲート絶
縁膜、１１，２２，３１，３１０，４１゜５１１．４１
１，５１，５１０，６３，６３０゜７３．７３０・・・
ゲート電極電極、２１，３０゜３００．４０，５０１，
４１０，５０，５００゜６１．６１０，６１１，７０，
７１０，７１１・・・ゲート絶縁膜の膜厚が異なる領域
、１４，１５゜２５．２６，３４，３５，３４０，３５
０，４４゜４５．５４１，５５１，４１５，４１４，５
４゜５５．５４０，５５０，６２，６４，６２０゜６４
０．７２，７４，７２０，７４０・・・ソース。 第 ２ 図 （ｂ） （Ｑ、） （Ｃ，） ￥４ （へ） 図 系 ４ （し） 図 ｒｂ ３ ＜ｂ＞ ３０ 第 ｂ 図 （八） （ｂ）
を示す図。 第１図（ａ）（ｂ）（ｃ）は、それぞれ本発明の一実施
例１を説明するための断面概略図２等価回路図、および
ドレイン電流−ゲート電圧特性の概略図である。 第３図（ａ）、（ｂ）は、本発明の他の実施例を説明す
るためのＭＯＳトランジスタの断面概略図。 第４図（ａ）、（ｂ）は、本発明の他の実施例を説明す
るためのＭＯＳトランジスタの断面概略図。 第５図は（ａ ）、（ｂ ）、（ｃ ）は、本発明の他
の実施例を説明するためのＭＯＳトランジスタの断面概
略図。 第６図は、本発明の他の実施例を説明するための薄膜Ｍ
ＯＳトランジスタの平面概略図。 第７図は、本発明の他の実施例を説明するためのＭＯＳ
トランジスタの平面概略図。 １３．２７，３３，３３０，４６，５３１，４１６゜５
３．５３０・・・Ｓｉ基板、１２，２２，３２゜３２０
．４２，５２１，４１２，５２，５２０・・・ゲート絶
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１，５１，５１０，６３，６３０゜７３．７３０・・・
ゲート電極電極、２１，３０゜３００．４０，５０１，
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７１０，７１１・・・ゲート絶縁膜の膜厚が異なる領域
、１４，１５゜２５．２６，３４，３５，３４０，３５
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４゜５５．５４０，５５０，６２，６４，６２０゜６４
０．７２，７４，７２０，７４０・・・ソース。 第 ２ 図 （ｂ） （Ｑ、） （Ｃ，） ￥４ （へ） 図 系 ４ （し） 図 ｒｂ ３ ＜ｂ＞ ３０ 第 ｂ 図 （八） （ｂ）
Claims (1)
- 【特許請求の範囲】 １、金属−絶縁膜−半導体（ＭＯＳ）デバイスにおいて
、該絶縁膜の一部に厚さの異なる部分を含み、該厚さの
異なる絶縁膜により誘起されるチャネル内の電界の強さ
を局所的に変化させることを特徴とする半導体装置。 ２、該絶縁膜の一部の厚さが他の部分よりも厚いことを
特徴とする、特許請求の範囲第１項記載の半導体装置。 ３、該絶縁膜の一部の膜厚が厚い部分の絶縁膜の断面が
、矩形であることを特徴とする、特許請求の範囲第１項
もしくは第２項記載の半導体装置。 ４、該絶縁膜の一部の膜厚が厚い部分の絶縁膜の断面が
、刃型であることを特徴とする、特許請求の範囲第１項
もしくは第２項記載の半導体装置。 ５、該絶縁膜の一部の膜厚が厚い部分が、該電極側に突
出していることを特徴とする、特許請求の範囲第１項、
第２項、第３項もしくは第４項記載の半導体装置。 ６、該絶縁膜の一部の膜厚が厚い部分が、該半導体基板
側に突出していることを特徴とする、特許請求の範囲第
１項、第２項、第３項もしくは第４項記載の半導体装置
。 ７、該絶縁膜の一部の膜厚が厚い部分が、該電極あるい
は該半導体基板側に突出しないように、誘電率の高い絶
縁物で平坦化したことを特徴とする、特許請求の範囲第
１項、第２項、第３項、第４項、第５項もしくは第６項
記載の半導体装置。 ８、該絶縁膜の一部の厚さが他の部分よりも薄いことを
特徴とする、特許請求の範囲第１項記載の半導体装置。 ９、該絶縁膜の一部の膜厚が薄い部分の断面が、矩形で
あることを特徴とする、特許請求の範囲第１項もしくは
第８項記載の半導体装置。 １０、該絶縁膜の一部の膜厚が薄い部分の断面が、刃型
であることを特徴とする、特許請求の範囲第１項もしく
は第８項記載の半導体装置。 １１、該絶縁膜の一部の膜厚が薄い部分が、該電極側に
凹部をもつことを特徴とする、特許請求の範囲第１項、
第８項、第９項もしくは第１０項記載の半導体装置。 １２、該絶縁膜の一部の膜厚が薄い部分が、該半導体基
板側に凹部をもつことを特徴とする、特許請求の範囲第
１項、第８項、第９項もしくは第１０項記載の半導体装
置。 １３、該絶縁膜の一部の膜厚が薄い部分の、該凹部分に
誘電率の高い絶縁物を埋込み、平坦化したことを特徴と
する、特許請求の範囲第１項、第８項、第９項、第１０
項、第１１項もしくは第１２項記載の半導体装置。 １４、該絶縁膜の厚さの厚い部分が、畝状であることを
特徴とする、特許請求の範囲第１項、第２項、第３項、
第４項、第５項、第６項もしくは第７項記載の半導体装
置。 １５、該絶縁膜の厚さの薄い部分が、溝状であることを
特徴とする、特許請求の範囲第１項、第８項、第９項、
第１０項、第１１項、第１２項もしくは第１３項記載の
半導体装置。 １６、該畝状の該絶縁膜の厚さの厚い部分または該溝状
の該絶縁膜の厚さの薄い部分が、チャネルの幅方向に少
なくとも１本形成されていることを特徴とする特許請求
の範囲第１項、第２項、第３項、第４項、第５項、第６
項、第７項もしくは１４項記載の半導体装置。 １７、該畝状の該絶縁膜の厚さの厚い部分または該溝状
の該絶縁膜の厚さの薄い部分が、チャネルの長さ方向に
少なくとも１本形成されていることを特徴とする特許請
求の範囲第１項、第８項、第９項、第１０項、第１１項
、第１２項、第１３項もしくは１５項記載の半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9400290A JPH03292772A (ja) | 1990-04-11 | 1990-04-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9400290A JPH03292772A (ja) | 1990-04-11 | 1990-04-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03292772A true JPH03292772A (ja) | 1991-12-24 |
Family
ID=14098212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9400290A Pending JPH03292772A (ja) | 1990-04-11 | 1990-04-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03292772A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013172152A (ja) * | 2012-02-17 | 2013-09-02 | Internatl Rectifier Corp | セグメント化ゲートを有するパワートランジスタ |
-
1990
- 1990-04-11 JP JP9400290A patent/JPH03292772A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013172152A (ja) * | 2012-02-17 | 2013-09-02 | Internatl Rectifier Corp | セグメント化ゲートを有するパワートランジスタ |
| EP2629334B1 (en) * | 2012-02-17 | 2018-01-31 | Infineon Technologies Americas Corp. | Power transistor having segmented gate |
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