JPH0329034A - トートロジーチェック装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 し産業上の利用分野］ 本発明に従った方法及び装置は、いわゆるトートｎジー
チェックを行う場合に、プール式の変数に対する可能な
全ての真値（Ｏもしくは１）の指定（　ａｓｓｉｇｒｖ
ｅｎｔｓ　）に対してプール式が真になるかどうかを決
定する問題の解法に関する。本方法はまた、プール式に
含まれる変数に対する真蛤の任意の指定によりプール式
が貞となるかどうかを判定する、いわゆる満足度問題の
解法にも適用することができる。

［従来の技術］ 今日の技術を実施する際には、公式中に含まれる変数に
１及び０を指定（解釈）するたびに真伯をチェックする
必要がある。

簡単なシステムでは、いわゆる導出法 Ｄｅｓｏｌｕｔｉｏｎ　ｍｅｔｈｏｄ　）を使用するこ
ともできる。

この方法では、いわゆる導出ルールに従って互いに比較
されるいくつかの部分からなる論理等式へ元の式がリラ
イトされる。例えば、八を含む式とＡを含まぬ式との間
で比較を行う場合には、このルールはへもノットＡも含
まぬ新しい式、レゾルベント（ｒｅｓｏ＋ｖｅｎｔ　）
　、を形成する必要がある。

その概念は、Ａしか含まぬ式とノットＡしか含まぬ式を
見つけて、これら２つの式を比較する時に求める空レゾ
ルベント（ｅｓｐｔｙ　ｒｅｓｏ＋ｖｅｎｔ　）を形成
することである。

今日の技術における問題点はテストシーケンスが極端に
時間を消費することである。変数の数がＮに等しければ
、可能な指定数は２Ｈに等しい。

＠悪の場合には、テストを行うのに同じ長時間、すなわ
ち２Ｎのｉ術ステップが必要となる。

導出法（ｒｅｓｏｌｕｔｉｏｎ　ｍｅｔｈｏｄ　）を実
施する場合、新しい式が常時形或されるため本方法によ
り全く改善がなされない危険性のあることが一つの重要
な問題点ではあるが、平均的には少い比較を行うだけで
済む。また、ある公式については導出法Ｄｅｓｏｌｕｔ
ｉｏｎ　ｍｅｔｈｏｄ　）常にエクスボネンシｔ　）Ｌ
ｔであることが理論的調査により判明している。

本発明に関する２つの重要な点は、 ａ）自然演算方式（ＮＤ方式）における全てのトートロ
ジー誘導（ブルーフ）は被証明式の部分式及び否定部分
式しか含まぬユニークな標準形で書述することができる
。

ｂ）全ての部分誘導が高々所与数Ｎの互いに異なる自由
な前提しか含んでいない標準誘導（８！準形の誘１ｊ）
とトートロジャスに公式を示すことができるかどうかを
確認する問題を本発明の方法を実施して多項式時間で計
算することができる。

本発明の方法及び装置は添付特許請求の範囲に記載され
た事項を特徴とし、公式の真の内容をチェックする際の
時間を消費する極端な数のテストシーケンスの問題を解
決するものである。この問題は、本発明に従って、公式
を各々が３項を含むいわゆるトリプレットと呼ばれる部
分式へ分割し、その真の内容をチェックする目的でトリ
プレット内の変数を前記真埴、論理Ｏ：Ｓもしくは１：
ｓ、へ指定することにより解決される。このようにトリ
プレットへ分割することにより元の式の中の部分式の′
ｆ４ｌ！Ｉと計算する目的で有効な算術ルールを公式化
することができる。これにより、元式の変数の真埴の全
ての組合せを分析する必要なしに、元式の真値を計算す
ることができる。従って、全式の全変数に対してではな
くトリプレットに対してチェックがなされ、所要のテス
トシーケンス数が著しく低減され時間が著しく節減され
る。

ここで定理チェッカーと呼ぶ本方法の実施１ｔｌはシー
ケンスユニットＳ１ジェネレータＧ１永久ユニットＰ１
アナライザＡ及び多数のエバルエータ（算術ユニット）
Ｅを含んでいる。

シーケンスユニットは特定時点においてどのチェックス
テージを実施すべきかを決定するように作動する．ジェ
ネレータＧはタブレットと呼ばれる一連の順序ずけられ
た変数を生或するように作動する。永久ユニットＰはト
リプレットを記憶するメモリ、例示化部及びアナライザ
部を含んでいる。エバルエータＥはテストシーケンスで
行われる計算に責任のある唯一の算術ユニットである。

本方法は、例えば、システムの仕様が正しいかどうかあ
るいはこの仕様に従って実現することが可能かどうかを
チェックする必要のある全ての応用において有利に使用
することができる。テストされる仕様は問題をハードウ
エア的に解決しようとするものであってもソフトウエア
的に解決しようとするものであってもよい。

時間を節減できる他に、本発明の方法及び装置により得
られる利点は、本発明を小型システムと大型システム、
及び単純なシステムと？！雑なシステムの両方に応用で
きることである。

［実施例］ 発明のＲ％の実施法 本発明の方法は２つのフエーズに分割することができる
。

ａ＞　　（データ）−ＩＩ造の確立、 ｂ）算術フェーズ。

確立フ１−ズ １．例えば次のリライトルールに従って、例えば論理定
数として 〉（含意）及び −（Ａ式の否定−Ａは（Ａ−＞０）として定２ 義される）のみを含む論式等式ヘテストされる式がリラ
イトされる。

（ＡもしくはＢ）は（　−　Ａ．　−　＞　８　＞ヘリ
ライトされる。

（Ａ＆Ｂ）は−（Ａ−＞−Ｂ）ヘリライトされる。

（この場合、独立した例示ルールを導入することも必要
であるが、いくつかのブー．ル連結語を使用することも
できる。） ａ１・・・ａｎをＡ内の全ての変数とする。

Ｂ１・・・Ｂｋを八の全ての複合小式とし且つＢ１を（
Ｃ＋−＞Ｄ＋）とし、ここにＣｉ及びＤ１はＡの部分式
である。また、ｙ１・・・ｙｋを６新しい“変数とし、
ｙｉは各ａ１とは異なる、すなわち新しい変数の全てが
古い変数の各々と異なるようにする。

ｆをｆ（ａｉ）−ａｉ且つｆ（Ｂｉ）−１／どなるよう
な関数とする。

式 Ｈ（Ａ）−（（Ｖ１＜−〉（ｒ（ｃｔ）−−＞（ＤＩ）
））＆・・・１ｉ（ｙＫ＜−＞（ｆ（ｃ，ｋ）−〉ｆ（
ＯＫ））））はＡのマトリクスと呼ばれ、マトリクス内
の論理積ルートｔｉ−（ｙｉ＜−＞（ｆ（ｃｔ）−＞ｆ
（Ｄｉ）））は前記したようにトリプレットと呼ばれる
。説明を簡単にするために、Ｍ（Ａ＞は１組のトリブ１
ノット（ｔ１・・・ｔｎ）と考えトリプレット ｔｉ＝（ｙｉ＜−＞（ｒ（ｃｔ）−＞ｆ（Ｄｉ）））は
順序付けされたセット（ｙｉ，ｆ　（ｃｉ），ｆ　（Ｄ
ｉ））である。

Ｉｌｉ術フェーズ マトリクスＭ（Ａ＞が確立されていると、いわゆるｎ術
すなわち計算フエーズが開始される。元式Ａの各複合小
式はマトリクスＭ（Ａ＞内のトリプレットの新しい変数
によって表わされる。Ａ式の全体を常時Ｍ（Ａ）内のＲ
高インデクストリプレットにより表わすことができるよ
うにする約束を導入すれば、すなわちＭ（Ａ）−（ｔｌ
・・・ｔＫ）であれば、Ａの全体がｔｋ−　（ＶＫ．ｆ
　（ＣＫ）．ｆ　（ＤＫ））内のｙＫにより表わされる
。

本発明を実証するのに使用する例は〇一指定が偽を表わ
し１一指定が真を表わすという仮定に基いている。

マトリクスＭ（Ａ）の基本的性質は、Ａ式がトートロジ
ャスであればＡの定義によりＡを表わす変数を真として
゛強υ１する“ということである。

公式で示寸と、 Ｍ（Ａ＞−（ｔ１・・・ｔＫ）であれば、Ｍ　（Ａ）−
＞ｙＫがトートロジーである場合に限りＡはトートロジ
ーである。

別の表現をすれば、 Ｍ（Ａ＞−（ｔｌ・・・ｔＫ＞であれば、Ｍ　（Ａ）Ｖ
Ｋ／Ｏが矛盾対当である場合に限りＡはトートロジーで
ある（ここに、ＶＫ／０は変数ｙｋに０が指定されてい
ることを意味する〉。

Ａ式のトートロジーチェックは本質的に次のようにして
行われる。

ｆｉｔ　　マトリクスＭ（Ａ）−（ｔ１・・・ｔＫ＞が
確立される。

（ｉｉ）　　ｙＫがＯ指定される、すなわち八式全体が
偽であると仮定する。

（ｍｌ　ターミナルと呼ばれる偽トリプレットが生じて
Ａ式がトートロジャスであるという結論を引き出すこと
ができるか、もしくはいかなる？１術ルールも適用され
ずシミュレーションのために選定された形式的計ＩＩ　
（ｆｏｒｍａｔｃａｌｃｕｌｕｓ）においてＡ式をチェ
ックできないという結論を引き出すことができるまで、
Ｍ（Ａ）内の変数には所与のルールに従った値が指定さ
れる。

説明にはいくつかの専門家の表現が含まれるため、次に
これらの表現について説明する。

里は常に変数づなわち定数、０もしくは１、に等しい。

トリプレットは常に（３）項を含んでいる。

マトリクスは１つ以上のトリプレットを含んでいる。

アトムは対応する公式のマトリクス内へ導入される新し
い変数とは異なる元式内の項である。

ターミナルは偽トリプレットであり、ターミナルが生じ
ると計算もしくは部分計算が終止する。

元式は偽であると仮定する。計算中に偽トリプレット（
ターミナル）が生じると、これは元式が真であることを
示す。ターミナルは実際上所与の確定構成を有するトリ
ブレツ１・である。

次に、本発明に従って簡単な所定の例示化ルールにより
公式を計輝する例を示す。トリプレットが真であると仮
定すると、これらのルール１〜１０によりトリプレット
内の変数がトリプレットを真とするための所与の値を有
するように強Ｉｌｌされたかどうかを調べることができ
る。

例示化ルール ルール１に従った例示化の説明において、トリプレット
（Ｘ，Ｙ，１）がマトリクスＭの要素であれば、定数１
を変数Ｘに代入してマトリクスＭをＭへ簡約することが
できる。

計算される公式は次のようである。

Ｘ１　　　Ｘ５　　Ｘ２　　　Ｘ４　　×３（ｐ−＞ｑ
）　　　−＞　　　（（Ｑ−＞ｒ）　　−＞　　　（ｐ
−＞ｒ））ｆｉｌ　　式はトリプレットへりライトされ
全式を表わす変数が、変数×５の例に従って、０（ゼロ
〉へ例示化される。０へ例示化することにより、全式が
偽であると仮定する。

トリプレットｔｌ−（Ｘ　　，ｐ．ｑ）１ ｔ２−　（Ｘ　　．　ｑ，ｒ） ２ ｔ３−（ｘ　　．ｏ．ｒ） ３ ｔ４−　（Ｘ４．Ｘ２　．Ｘ３） ｔ５−（０．Ｘ　　．Ｘ　　） １４ 式は偽と仮定するＸ，−Ｏ． Ｘ　　−Ｘ５は元式にはなく、元式内の複合部分１ 式に対応する新しい変数である。Ｘ，−Ｘ５の位置は各
変数によりどの小式を表わすかを示す。

第１図を参照として、ルール１〜１０により前記公式を
計算する例を示す。

ｌａ）どのトリプレットもターくナルではない。

ｂ）トリプレットｔ５に簡単な例示化ルール（１０）を
適用して結果を得ることができる。

ｔ１　（１．Ｄ，　ｑ）（マトリクスの×１に１を代入
し×４にＯを代入することを意味する）ｔ２　（Ｘ２　
．　ｑ，ｒ＞ ｔ３（Ｘ　　　．　　Ｅ）．　　ｒ） ３ ｔ４　（０，Ｘ２，Ｘ３） ｔ５（０　　　１　　　０） ２ａ）ノー、どのトリプレットもターミナルではない。

ｂ）イエス、ｔ４に簡単な例示化ルールを適用して結果
を得ることができる。

ｔｌ　（１．Ｄ．Ｑ） ｔ２　（１．　ｑ，ｒ） ｔ３　（０．ｌ），ｒ） ｔ４　（０．１．０＞ ｔ５　（０，１，Ｏ） ３ａ）ノー、どのトリプレットもターミナルではない。

イエス、ｔ３に簡単な例示化ルール５を適用して結果を
得ることができる。

ｔｌ　（１．１．　ｑ） ｔ２　（１．　ｑ．Ｏ） ｔ３　（０．１．０） ｔ４　（０．１．０） ｔ５　（０．１．０＞ ４ａ）ノー、どのトリプレットもターミナルではｑい。

ｂ）イエス、トリプレットｔ１に簡単な例示化ルールを
適用して結果を得ることができる。

ｔｌ　（１．１．１） ｔ２　（１．１．０） ｔ３　（０．１，Ｏ） ｔ４　（０．１．０） ｔ５　（０．１．０） ５．トリプレットｔ２はターくナルであることが判り、
従って公式はトートロジャスである。

テスト例示化、すなわち１：Ｓ及びＯ：Ｓによるテスト
はこの場合必要ではなく、簡単な例示化ルールで充分で
ある。

簡単な例示化ルールにより計算を行うことが不可能な場
合には、前記したように、（１）及び（０）によりテス
ト例示化を行うことができる。従って、マトリクス内の
一つ以上の非例示化変数の（１）とゼロ（２）の可能な
各組合せに対して（１）及びゼロ（２）が指定ざれる。

次に、これらいずれのルールも適用できなくなるまで、
前記可能な各組合せに対して簡単な例示化ルールが適用
される。別々の各組合せに対してマトリクスに簡単な例
示化ルールを適用して得られる結果は比較を行う目的で
一時保管される。さまざまな結果（変数への鎧指定）が
比較され分析される。各テストケースに共通の結果は永
久保管され、残りの一時的に保管される結果はメモリか
ら消去される。本方法に従って行われる計算は実際のｌ
Ｉｌ連応用で許容される結果が得られるまで繰り返され
る。

第２図に、シーケンスユニットＳ１ジェネレータＧ１永
久ユニットＰ，アナライザＡ及び複数個のエバルエータ
ＥＯ−Ｅ　（Ｑ−１　）算術ユニットを具＠づる定理チ
ェッカー形式の本発明の＠雪を示す。

シーケンスユニットは特定の場合に定理チェックのどの
ステージすなわちフェーズを実施すべきかを決定するよ
うに作ａする。残りのユニットはそれらの状態を、バス
を介して、シーケンスユニットへ知らせ、それに基いて
どのステージやフェーズを次に実施すべきかを決定する
。

ジェネレータはテスト変数のタブレットを生或する，各
テスト評愉を行う前に、変数名がバスＧＢを介して全て
のエバルエータへ送信ざれる。

タプルは一連の順序付けされた変数、例えば＜Ａ，Ｂ〉
である。

永久ユニットはメモリを含んでいる。各アドレスはトリ
プレット内の３つの変数に対応する３語を含んでいる。

語の中には現在変数が永久例示化（変数に埴を指定する
）されている価が記憶されている。メモリの他に、永久
ユニットは、なかんずく、例示化部及び分析部を含んで
いる。

テスト変数の夕プルを例示化できる定数値の各組合せに
対してエバルエー夕が設けられている。

ダブルの埴がＴであれば、エバルエータの数はＱ一２１
となる。例えば、２つの変数からなるダブルは＜Ｑ，Ｑ
＞、＜Ｑ，　１＞、＜１，Ｑ＞、く１，１〉へ例示化す
ることができ、従って４個のエバルエータが必要である
。各エバルエータは、それ自体が、テストケースを評価
する責任がある。各エバルエータは永久ユニットとｒσ
１種のメモリをそれぞれ含んでいる。甫には、現在テス
トにおいて変数が例示化されている埴が記憶されている
。永久ユニット内のメモリの内容はバスＣＢを介してＪ
バルエータのメモリ内ヘコビーすることができる。メモ
リの他にエバルエータは、なかんずく、例示化部、ルー
ル部及び分析部を含んでいる。

アナライザはテストを評価する全ての変数対を発生する
。前記対に対応するアドレスが全ての１バルエータ及び
永久ユニットへバスＡＢを介し【送信される。対はこれ
らの要素内で分析され、次に結果がアナライザへ送信さ
れる． 永久ユニット及びエバルエータ内のメモリに記憶されて
いるマトリクスのフォーマットを第１表に示す。最初の
ｎｌのアドレスがトリプレットにより収容される。特に
、アドレスＯは公式の主含意に対応するトリプレットを
含んでいる。これら３つの変数の値Ｖ．　　、Ｖ、　及
び■１，２は各ト＋，Ｘ　　　　　＋，Ｙ リプレット１に対して記憶される。続くアドレスはアト
ムに使用される。ｌｌｉが各アトムのｍ　Ａ　Ｉ内に記
憶される。アトムが存在する理由は珀Ｏ内で少くとも一
度ユニークな各変数が発牛しなければならないためであ
る．最終アドレスは定数Ｏを記憶するのに使用される。

アドレス ０ １ −』出と− ■ｏ，ｘ ■１Ｘ ｎ−１ ｎ ｎ＋１ ｎ＋ａ＋−１　　Ａａ−１ 語１ ■ｏ，ｖ ｖ１Ｙ ｖｎ−ｔ，Ｙ 語２ ＶＯ，ｌ ■１ｌ ■ｎ−ｉ，ｚ ｎ＋ａ　　　　　　　　Ｏ 第１表：メモリフォーマット 各語は第２表に従って分割される。ＥＱＣは変数が現在
例示化されている等価クラスを示す。Ｃ一１は変数が定
数Ｏに例示化されていることを示す。次に、ＥＱＣは無
息味であるが、０と仮定する。Ｎ−１は変数が前記等価
クラスの否定もしくは定数に例示化されていることを示
す。次に、値ビット　　　指定内容 ０−３１　　　ＥＱＣ　　　　　等価クラス３２　　　
　　　　　Ｇ　　　　　　　　　　　　　定　　数３３
　　　　　　　　Ｎ　　　　　　　　　　　　　否　　
定第２表：詔フォーマット ２つの変数Ｘ．Ｙが＜Ｎ　　．Ｃ　　ＥＱ．Ｃｘ＞ｘ× 及び＜Ｎ　　．Ｃ　　，ＥＱＣ，＞の値を有するものＹ
Ｙ とする。次に、次式が適用される。

−もし、Ｎ　　−Ｎ　　，Ｃ　　−ＥＱＣ，ならば、Ｘ
ＹＹ Ｘ−Ｙ　（ＸはＹに等しい） 一もし、Ｎ　　＋Ｎ　　，Ｃ　　−Ｃ　　，ＥＱＣｘ−
ＸＹＸＹ ＥＱＣ，ならば、Ｘ＋Ｙ　（Ｘ／ットイＤ−／ｔｚＹ）
一もし、Ｎ　　−ＯＳＣｘ−１ならば、ｘ−ｏ　ｃｘＸ は偽） 一もし、Ｎ　　＝１、Ｃｘ−１ならば、Ｘ−１　（ＸＸ は真） 最初に、ユニークな各変数Ｖがユニークな値＜Ｏ．Ｏ．
Ａｖ＞を有し、ここにＡＶはｘｉ　ｏ内でＶが見つかる
マトリクス内位置のアドレスである。

従って、金式に対応する変数が＜０．０．０＞の値を持
たなければならない。

＜Ｎ　　．Ｏ，ＥＱｃｘ＞の値を有する変数をもうＸ 一つの変数とイコールかもしくはノットイコールな定数
へ例示化することは、前記したようにその値を変えるこ
とにより行われる。×にイコールもしくはノットイ」一
ルな全ての変数がまだＸにイコールもしくはノットイコ
ールなままでいなければならないため、これら全ての値
を対応する方法で変えなければならない。従って、例示
化は等価クラスＥＱＣ　　−ＥＱＣｘを有する全ての変
数のり 轍を変えることを意味する。従って、例示化の対象は変
数よりもむしろ等価クラスである。以後、このような等
価クラスは行先と呼ばれ等価クラスはある値に例示化さ
れたと言われる。

量羞 定理チェックは次の主ステージ１なわちフェーズに分割
される。

−チャージング 一イニシエーション 一］ビー 一生或 −評価 一分析 一報告 シーケンスユニットが、残りのユニットからの信シ］に
より、これらのステージのいずれを実施すべきかを決定
づ−る。

３．１　　チャージング チャージンクステージ中に、前記マトリクスは外部デバ
イスから永久部内に組み入れられたメモリへ転送される
。この転送は従来の方法によって行うことができるため
、ここでは説明しない。ハードウエアがこの転送を行う
のに必飲なフ口ーは７口−シー・トに含まれていない。

３．２　　イニシエーション 定理チェックは外部開始信号により開始され、それはイ
ニシエーションが間始されたことを意味する。全式、よ
り精密にはその等価クラス、に対応する変数が永久ユニ
ット内で定数Ｏに例示化される。

等価クラスＤを値Ｖへ例示化することはシーケンス内の
全てのトリプレット及びアトムをアドレスすることによ
り行われる。Ｄを含む市が見つかると、詔は■へ変えら
れる。

３．３　　コビー コピーは一般的に各テストの最初のステージとしてイニ
シエーションに続いて行われる。全てのエバルエー夕内
のマトリクスの永久部全体がコピーされる。

コピーは永久ユニット内の全てのトリプレット及びアト
ムを逐次アドレスして行われる。トリプレット及び閏１
１″＃るアドレスがバスＣＢを介して転送されてエバル
エータへ書き込まれる。

３．４　　生戒 コピーに続いて、エバルエータ内でテスト変数のタブレ
ットの生或及びその例示化が行われる。

各エバルエータは例示化のユニークな組合せをテスト変
数へ与える。

ジェネレータ内に含まれるカウンタの数はタブレソトの
数、Ｔ１に等しい。カウンタはその時点においてタブレ
ットにどの変数が含まれるかを決定する。全テストを繰
り選さなければならないため、Ｌム凰丞上が行われるた
びにカウンタはゼロにセットざれる。他の点については
、カウンタ組合せもしくはチェーンが生成プロセスごと
にステップする。

最初の変数はバスＧＢを介して全てのエバルエータへ転
送される。各エバルエータは変数を定数Ｏに例示化すべ
きか定数１に例示化すべきかを決定する．次に、全ての
エバルエータにおいて並行して例示化が行われる。この
手順は永久ユニットに適用したのと同じ原理に従って実
施される。全てのエバルエータの準備が完了すると、次
の変数が転送されタブレット内の全ての変数が例承化さ
れるまで手順は繰り返される。エバルエー夕はタブレッ
ト内の変数が各エバルエータ内のユニークな例示化の組
合せを得るように鎖を決定する。各エバルエータはこの
ためのユニークな数を有している。

３．５　　評価 生成に続いて評価が行われる。全てのエバルエー夕はマ
トリクスを互いに独立して平行に評価するように作動す
る。評価は２つの部分ステージ、すなわち適用できるル
ールの探索、及びこれらのルールに従った例示化、によ
り行われる。

探索はトリプレットを逐次アドレスして実施される。各
トリプレットを調べて任意の社丞文生二Ｎもしくは終端
ルールが適用できるかどうかを確かめる。適用可能な終
端ルールが見つかると、評価プロセスは終端しターミナ
ル伊　が　される適用可能な例示化ルールが見つかると
、探索が中断されルールに従って例示化が行われる。適
用可能なルールが見つかることなくマトリクス全体が探
索されると、評価プロセスが終端する。

全トリプレットの調査を伴う前記原理に従って例示化が
行われる。ルール及びルールを適用するトリプレット内
の変数により例示化が決定される。

例示化に続いて、適用可能なルールの探索が最初から開
始される。

３．６　　分析 全てのエバルエータが準備完了すると、分析が行われる
。全てのエバルエータがターミナルｉａ号を出す場合、
公式は論理的に真であるため、定理チェックは報告に切
り替る。他の場合には、テストが評価される。

この評価の目的は全てのエバルエータに新たに到来する
例示化を見つけ出すことである。バスＡＢを介して全て
のエバルエータ及び永久ユニットへアドレス対を送信す
ることにより、分析ユニットは全ての変数対を逐次表示
する。マトリクス内の詔Ｏ内にある時点において全ての
変数が生じるため、この語を分析するのに充分である。

各エバルエータ及び永久ユニットは変数対がイコールに
例示されるかノットイフールに例示されるかをテストす
る。結果は分析ユニットへ信号で知らされる。対が全て
のエバルエータにおいてイコールもしくはノットイコー
ルに例示されるが永久ユニットではそうでない場合には
、対を永久ユニットにおいてそれぞれイコールもしくは
ノットイコールに例示化しなければならない。例示化は
前記したようにして行われる。

分析ユニットもマトリクス内の最後の変数、すなわち常
にＯに例示化されている変数、を示すため、評圃により
新たに到来する０及び１への例示化がカバーされること
が保証される。

全ての対を分析した後、定理チェッカーは２つの択一的
ステージの一方へ切り替わる。分析が永久例示化に到達
すると、全てのテストを最初から繰り返す必要がある。

次に、コピーを行うように切り替えられて、ジＩネレー
タ内のカウンタがＯにセットされる。分析が永久例示化
へ導かれず可能な全てのテストがまだ実施されていない
場合には、新しい変数タブレットによりテストを実施し
なければならない。コピーへの切り替えはこの場合にも
なされる。この場合には、ジェネレータ内のカウンタが
前進ステップされる。分析が任意の永久例示化へ導かれ
ずに可能な全てのテストが実施されていると、公式を論
理的に真であるとして示すことができないため、定理チ
ェッカーは報告へ切り替る。

３．７　　報告 報告は定理チェックの結果だけが真理信号の形式で利用
できることが分ったことを意味する。

４．　詳細説明 ４．１　　接続 第３表に定理チェッカー内のさまざまなユニット間の全
ての接続を列挙する。パスの接続はバス名の後にコロン
とバス内の接続名を付して示す。

大文字は１ビットよりも多い接続を示す。ワイヤドーア
ンドタイプの接続は＆で示す。このような接続の場合に
は、全ての送信ユニットが１の信号を送る場合のみ信月
は１である。０は周囲との通信を示す。

ｓｔａｒｔ ｐｅｒｓ　　ｒｅａｄｙ ｅｖａｌ　ｔｅｎ ａｎａｌ　ｒｅａｄｙ Ｐｅｒｌ ０ Ｐｅｎ お叩 Ｓｅｑｕ Ｍ塙１ ｃｅｎ Ｓｅｑｕ＆ ＳαＮ 定理チェック開始 永久ユニットレディ 全エバルエー夕がターミナルを見つけたアナライザレデ
ィ Ｌｏａｄ お四 Ｏ チャージンクステージ ｉｎｉｔ ｃｏｐｙ ｇｅｎ ｒｅｐｏｒｔ ｔｒＬＩｅ Ｎ＋Ａ＋１ ＆壇Ｕ Ｓ司Ｕ お則 お叩 均Ｕ Ｅｖａ　Ｉ Ａｎａｌ 淘Ｕ Ｓｅｑｕ お四 ｐｅｔ”１ 馳ｎ ｐｅｎｉ ＥＶａｌ Ｇｅｎ ＥＶａｌ Ｅｖａ　Ｉ ｐｅｒｌ イニシエーティングステージ コピーステージ 生成ステージ 評愉ステージ 分析ステージ 報告ステージ 公式は論理的に真である トリプレット＋アトム＋１の数 ４．２　　シーケンスユニット シーケンスユニットＳは第１８図に従った状態遷移を有
する有限状態マシンである。

状態はカウンタＳＣにより決定される。カウンタはデコ
ーダＳＤ内で７つの異なる状態信号ヘデコードされる。

連続するコード化状態間の遷移はカウンタをステップさ
せて行われる。どの外部信号がカウンタをステップさせ
たりインデクスすることができるかはｔｍ＊する状態に
依存し、セレクタＳＳにより選定される。非連続コード
化状態間の遷移はカウンタに定数Ｏもしくは３をチャー
ジして行われる。どの外部信号がカウンタをチャージで
きるかということは関連する状態に依存し、ゲート論理
により選定される。

フリップフロツブＳＴＦが定理チェックの結果を記憶す
る。フリップフロツブは開始時にＯセットされ、状！！
！５から状！１１０への遷移と共に１セットされる。

信号″′ａｎｙ　ｔｎｓｔ“がアクティブの時に、信号
”　ｒｅｓｅｔ　ｇｅｎ　’は状態６から状態３への遷
移と共にジェネレータへ送られる。

３個のレジスタＳＮＲＯ，ＳＮＲ１、ＳＮＲ２はそれぞ
れいくつかのトリプレット、Ｎ、いくつかのトリプレッ
ト＋アトム、Ｎ＋Ａ．及びいくつかのトリプレット＋ア
トム＋１、Ｎ４−Ａ＋１を含んでいる。これらは、ここ
に記載しない、チャージステージ中にチャージされるも
のと考えられる。

４．３　　ジェネレータ 第４図に示すジェネレー夕は生成ステージにおいてのみ
アクティブである。

ユニットはテストタブル内の各変数に対する力ウンタを
含んでいる．ＧＤＣＯ・・・ＧＤＣ　（Ｔ−１）、ここ
に１はダブルサイズである。各カウンタはモジ１口Ｎ＋
Ａをカウントする。カウンタはヂＩ−ン結合され、先行
カウンタがＯから再［る時にチェーン内のカウンタがス
テップするようにされている。

このシーケンスはモジュロｔをカウント【る力ウンタＧ
ＳＣにより行われる。カウンタはセレクタＧＤＳを介し
てカウンタＧＤＣＯ・・・ＧＤＣ　（Ｔ−１〉の中の１
ａｌを選定する。

生成開始時にＧＳＣはＯの値を有している。次に、ＧＤ
ＳによりＧＤＣＯが選定され、そのめが’Ｇ：Ｄ“上に
送信ざれる。この値はＴバル１−タ内で等価クラスとし
て解釈される。ＧＳＣの蛤が同時にｖ′Ｇ　＋　Ｎ　”
上に送信される。エバルエー夕が送信データに従って例
示化されると、ジェネレータは信号”ｅｖａｌ　ｒｅａ
ｄｙ”を受信し、ＧＳＣがステップされる。次に、ライ
ン内の次のカウンタＧＤＣ１が選定されその値が送信さ
れる。この手順は全てのカウンタが一度選定されるまで
繰り返される。信号″′ｅｖａｌ　ｒｅａｄｙ“が最後
に受信されると、ＧＳＣはキャリー信号を与えそれはカ
ウンタチェーンＧＤＣＯ・・・ＧＤＣ　（Ｔ−１　）を
ステップさせてシーケンスユニットヘ信月″ｇｅｎ　ｒ
ｅａｄｙ“が送られる。

イニシエーション中もしくはシーケンスユニツ１−から
信号″ｒｅｓｅｔ　Ｑｅｎ“が受信される時にジェネレ
ータがリセットされる。ジェネレータがリセットされる
と、全てのカウンタ ＧＤＣＯ・・・ＧＤＣ　（Ｔ−１　＞が０にセットされ
る．フリップフロツブＧＭＦはいくつかのテストが残っ
ているかどうかを示す。ジェネレータリセット時にフリ
ップフロップは１にセットされ、カウンタチェーンＧＤ
ＣＯ・・・ＧＤＣ（Ｔ−１＞がキャリー信号を与える時
に０にセットされる。フリップフロップの値は信号”　
ｍｏｒｅ　ｔｅｓｔｓ＃の形式でシーケンスユニットへ
送られる。

４．４　　永久ユニット 第５図に示す永久ユニットはイニシエーション、コピー
及び分析ステージにおいてアクティブとなる。分析には
２つの部分ステージ、すなわち比較及び例示化が含まれ
る。

ユニットはマトリクスメモリＰＭ、例示化部ＰＩ及び分
析部ＰＣを含んでいる。

マトリクスメモリはそれぞれ語Ｑ　，　１及び２を含ｔ
ｊ：３）（７）Ｊａｉｌ；メモリＰＭＸ，ＰＭＹ，ＰＭ
Ｚに分割されている。メモリの共通アドレスはセレクタ
Ｒ　Ａ　Ｓにより選定される。全てのメモリの入力デー
タがセレクタＰＶＳにより選定される。３１１１ｆのメ
モリは別々のライト信号を有し、それらは３個の並列セ
レクタＰＷＳにより選定される。

第６図に示す例示化部ＰＩは各メモリに対するコンバレ
タを有している。ＰＭ内の３つのアドレスされた和は］
ンバランドすなわち１ｉｔ準と比較される。こ３とコン
パランドとの間に類似性が生じると、対応するメモリへ
ライト信号が送られる。コンパランドはセレクタＰＤＳ
により選定される（第５図）。

第７図に示す分析部ＰＣはメモリＰＭＸからの語を３Ｂ
の類似性及び類似性否定についてすぐ先行してアドレス
された詔と比較する。詔はレジスタＰ　Ｏ　Ｒ及びＰＶ
Ｒ内に登録される（第５図〉。定数（Ｃ−１）を含む語
が常にＰＶＲ内に登録されることをクロスカウンタＰＣ
Ｘが保証ずるく第７図）。

イニシエーション、〕ビー及び例示化と共に♂トリクス
メモリＰＭをアドレスするのにモジコ１』Ｎ＋Ａ＋１を
カウントするカウンタＰＡＣが使用される。

２Ｍ！のフリツプフロツブＰＩＦＩ、ＰＩＦ２は分析中
に比較もしくは例示化の部分ステージのいずれを実施す
べきかを決定するように作動する。

これらのフリップフロツブはまた類似性もしくは類似性
否定例示化を行うべきかどうかをも決定する。

セレクタはさまざまなステージ中に第４表に従って起動
される。

ステージ　　　ＰＡＳ　　ＰＶＳ　　ＰＤＳ　　ＰＷＳ
イニシエＡＰ　　　ＶＳ　　　ＤＳ　　　Ｗｌ一シコン コピー　　　　ＡＰ Ｏ 分析： 比較　　　　　Ａ：Ａ　　　−　　　　　　　　０例示
化　　　　ＡＰ　　　ＶＣ　　　ＤＣ　　　ＷＩＸ，Ｙ
，Ｚに別々のデータを与える。

第４表：永久ユニット内の選定 等化ク−５スＤ−ＥＱＧ，　をＶ−＜Ｎ　　，ＣＶ．Ｖ ヒＱＣｖ〉の値へ例示化することにより、全てのトリプ
レット及びアトムが探索される。この探索は連袂的にス
テップされるカウンタＰＡＣがらＰＭをアドレスするこ
とにより行われる。読み出される詣〈Ｎ　１ＣＲＳＥＱ
ＣＲ〉は例示化部Ｒ ＰＩにおいてコンパランドＥＱＣｏと比較され、ノット
コンスタンｔ−，ＣＲ−Ｏ，がマッチする語に対応して
ライト信号を起動する。このライト信号によりＰＭ内の
マッチする語が〈Ｎ　■Ｎｖ，Ｒ Ｃｖ．ＥＱＣｖ＞の値とａ換され、ここに■はモジュロ
−２一合計を示す。モジュロ−２一合計は否定素子ＰＶ
Ｎにより行われる。第８図に従った否定素子はそのＩＩ
Ｉ１ｌＩＩ入力が１の時にＮを変えることにより罐を否
定する。ＰＭ内の全てのトリプレット及びアトムがアド
レスされていると、カウンタＰＡＣからキャリー信号が
得られる。

イニシエーシ』ンは前記方法により等価クラス０を定数
Ｏへ例示化する。Ｄ及びＶは、前記表１従って、セ１ノ
クタにより選定され、ここにＤＳ＝ＯＳｖｓ−＜ｏ．１
．０＞４ある。イニシェーションステージが完了すると
シーケンスユニットヘ信号’　ｐｅｒｌ　ｒｅａｄｙ”
が送られる。

コビーイングには連続的にステップざれるカウンタＰ　
Ａ　ＣによりマトリクスメモリＰＭ全体を行毎にアドレ
スすることが伴う。行から読み出ざれる詔は、’Ｃ：Ａ
“上のアドレスと共に、′Ｃ：ｖｘ”ゝＣ：ＶＹ”　　
”Ｃ：ＶＺ”上の全テノエバルエータへ送られる。］ビ
ーステージが完了すると、シーケンスユニットへ信号 ”　ｐｅｒｓ　ｒｅａｄｙ”が送られる。

分析プロセスの比較ステージ中に、’Ａ：Ａ’の元で２
つの連続サイクルにわたって比較される変数対の２つの
アドレスが受信される。ＰＭはこれらのアドレスにより
逐次アドレスされる。

ＰＭＸから最初にアドレスされる語ＸＯ−＜Ｎ０，Ｇｏ
，ＥＱＣｏ＞はレジスタＰＣＲ内に登録され、次のサイ
クルに分析部ＰＣにおいてＰＭＸからの第２のアドレス
語 Ｘ−’１−＜Ｎ　　，Ｃ　　．ＥＱＣ１＞と比較される
。

１１ 船が等しければ、Ｘ１≠ｘＯ、信号Ａ：イコールは送出
されない。値がノットイコールであれば、Ｘ１≠Ｘ０１
信＄Ａ　：　ｅＱｕａｌ　ｉ．ｔ送出サｔＬ　ナイ。否
定の理由は分析により永久ユニット内で類似性が見つか
らない場合にエバルエータ内で類似性を見つけ出そうと
するためである。類似性否定は否定素子により決定され
る．可能な例示化を行う目的で、最初にアドレスされる
語内の等価クラスがレジスタＰＤＲ内に登録され、最初
の詔跣出しが定数、ｃ，−ｉ、でない場合には、最後の
語読出しがレジスタＰＶＲに登録され、その場合登録は
逆に行われる。この登録の逆転はセレクタＰＣｘにより
行われる。しかしながら、ＰＶＲ内のフィールドＮは常
にＮ。ΦＮ１に等しくされる。モジュロ−２一合計は否
定素子により行われる。

分析の例示化ステージは信号’　Ａ　：　Ｓｔｒｏｂｅ
“と組合せた信弓”Ａ：ｅｑｕａｌ　”もしくは’　Ａ
　：　ｎｅｑｕａｔ　″の受信により開始される。前の
ケースは最後に比較される対はイコールに例示化される
べきことを意味し、後のケースはこの対がノットイコー
ルに例示化されるべきことを意味する。

それぞれの場合に、フリップフＯツブＰＩＦ１ちしくは
ＰＩＦ２が１にセットされる。ＰＤＲがＥＱＣ，を含み
ＰｖＲが ＜Ｎ　　ＳＣ　　ＳＥＱＣｖ＞を含む場合、ＥＱＣＶＶ
　　　　　　　　　　　　　　　　　　　　　　　　　
　　Ｄは前のケースでは＜Ｎ　　．Ｃ　　．ＥＱＣｙ＞
へ例ｖｖ 示化し後のケースでは ＜Ｉ　　Ｎ　　．Ｃ　　．ＥｏｃＶ＞へ例示化しなけれ
ｖｖ ばならない。否定はＰＶＨの後の否定素子により行われ
る。例示化は前記方法に従って行われる。

例示化プロセスが完了すると分析ユニットへ’　ｐｅｒ
ｓ　ｒｅａｄｙ“信号が送出される。

４．５　　エバルエータ 第９図に従ったエバルエータはコピー、生或、評価及び
分析ステージにおいてアクティブとなる．評価ステージ
は２つの部分ステージ、すなわち探索及び例示化、から
なる。

各ユニットはマトリクスメモリＥＭ１例示化部Ｅｌ．ル
ールＩ！ｉｓＥＲ及び分析部ＥＣを含んでいる。

永久メモリ内のメモリと同様に、マトリクスメモリはそ
れぞれｉｏ，ｉ及び２を含匂３似の同じメ−ＥＩＪＥＭ
Ｘ，ＥＭＹ，ＥＭＺへ分割されている．前記メモリの共
通アドレスはセレクタＥＡＳにより選定される。全ての
メモリに対して入力データが共通である場合には、メモ
リ入力データはセレクタＥｖＳ１を使用して３個の並列
セレクタＥＭＳ２により選定される。３個のメモリは別
々のライト信号を有し、それらは３ｆｉ！Ｊの並列セレ
クタＥＷＳにより選定ざれる。

第１０図からお判りのように、例示化部は永久ユニット
の例示化部と同様な各メモリに対するコンバレタを有し
ている。ＥＭ内の３つのアドレスされた語はコンパラン
ドと比較される。語とコンパランドとの閤に類似性が存
在すれば、対応するメモリへライト信号が送出される。

コンパランドはセレクタＥＤＳにより選定される（第９
図〉。

ルール部ＥＲ（第１２図）は条件部ＥＲＤＰ，ＥＲＤ　
Ｉ，ＥＲＤＴＳ帰結部Ｅ　Ｒ　Ｅ及びセレクタ部ＥＲＤ
Ｓ，ＥＲＶＳを含んでいる。条件部はマトリクスメモリ
ＥＭ内のアドレスされたトリプレットがルールの条件部
を満すかどうかを確認し、満す場合にはその旨を表示し
もしくはターミナルを表示する。帰結部は、それに基い
て、どの例示化を行うべきかを確認しセレクタをセット
アウトする。

第１１図に従った分析部ＥＣはＥＭＸからアドレスされ
た語を、類似性もしくは類似性否定に関して、すぐ先行
してアドレスされた詔と比較する。

モジュロＮもしくはＮ＋ＡをカウントするカウンタＥＡ
Ｃ　（第９図）を使用して、生成、探索及び例示化ステ
ージと共にＥＭをアドレスする。

ノリツブフロツプＥＩＦは評価中に、探索もしくは例示
化の、いずれの部分ステージが行われるかを決定する。

セレクタは第５表に従ってさまざまなステージ中に起動
される。

等価クラスＤ−ＥＱＣ，をＶ−＜Ｎ，，Ｃｖ．ＥＱＣｖ
＞の値へ例示化することには全てのトリプレット及びア
トムを探索することが伴う。その手順は永久ユニットの
例示化と同じである。

ＥＡＣは例示化ステージ中にモジュロＮ＋Ａをカウント
する。

コピーを行う時、トリプレットは′″Ｃ：Ａ＃上のアド
レスと共に’ｃ：ｖｘ“　”Ｃ：ＶＹ“′″Ｃ：ＶＺ“
上に受信される。ＥＭは受信される各トリプレットに対
して受信されるアドレスによりアドレスされ、トリプレ
ットが書き込まれる。

ステージ　　ＥＡＳ　　ＥＶＳ　　ＥＤＳ　　ＥＷＳコ
ビー　　　Ｃ：Ａ　　Ｃ：Δ　　　　　　１生成　　　
　ＡＥ　　　ＶＧ　　　Ｇ：Ｄ　　Ｖｉε評価 探索　　　　ＡＥ　　　　　　　　　　　　ＯＴｎｓｔ
　　　　ＡＥ　　　ＶＲ　　　ＤＲ　　　Ｗｌε分析　
　　　Ａ：Ａ　　　−　　　　　　　　０εはＸ．Ｙ，
Ｚへの別々のデータを表わす。

第５表：エバルエータにおける選定 例示化される変数、より詳細にはその等価クラス、は“
ＧＩＮ”上のタブレットの変数番号と共に生或ステージ
内の各ステップに対して’ＧＯＤ“上に受信される。こ
の番号はその入力が２進形式の各エバルエータの番号か
らなるセレクタＥＶＧＳを導く。選定ビットがＯであれ
ば、定ＷＬＯへ例示化しなければならず、さもなくば定
数１へ例示化しなければならない。このようにして、タ
ブルすなわち変数の順序付けられたシーケンスは各エバ
ルエータ内にユニークな例示化の組合せを得ることにな
る。次に、前記した方法で例示化が行われる。例示化が
完了すると、″ａｖａｒ　ｒｅａｄｙ”信月がジエネレ
ー夕へ送られる。

評価プロセスの探索ステージ中に、ルールの条件部の一
つを満すトリプレットが満足されるまで全てのトリプレ
ットが探索される。ＥＭは連続的にステップするＥＡＣ
によりアドレスされる。探索中、ＥＡＣはモジュロＮを
カウントする。読み出される語はルール部の条件部によ
り分析される。

プリデコーダＥＲＤＰ　（第１３図〉が定数もしくは非
定数値について３つのアドレスされた語を個別に調べ、
且つイコールもしくはノットイコール値について対で調
べる。例示化デコーダＥＲＤ　Ｉ〈第１４図）は一つの
例示化ルールの条件が満されたかどうかに関してＥＲＤ
Ｐからの結果を調べる。条件のＩＩ要を第６図に記載す
る。条件が満されるとルールが示される。ＯＲゲートチ
ェーンが最大限一つの表示を与えるのを保証するように
作動する。一つのＯＲゲートが例示化ルールが表示され
ているかどうかを決定するように作動する。

同様に、ターミナルデコーダＥＲＤＴ　（第１５図）は
ターミナルルール内の条件部が満されるかどうかに関し
てＥＤＲＰからの結果を調べる。条件の概要を第７表に
示す。条件が満されるとルールが示される。ＯＲゲート
がターミナルルールが示されるかどうかを決定する。帰
結部ＥＲＥ　（第１６図〉はＥＲＤＩ内に示されるルー
ルに基いて例示化を実ｉｔべき方法を決定する。結論の
概要を第６表に示す。結果は例示化ざれる変数としての
語Ｏ、１もしくは２の中の一つの表示、例示化の値とし
ての語Ｏ、１、２もしくは定数Ｏの表示及び否定表示で
ある。この表示によりセレクタＥＤＲＳ，ＥＲＶＳが始
動して表示された語を選定し、恐らく値を否定する。表
示される変数が＜Ｎ　　，Ｃ　　，ＥＱＣＤ＞であれば
、表示されるＯＤ 姐は＜Ｎ　　．Ｃ　　．ＥＱＣｖ＞であり、否定表示ｖ
ｖ はＮで表わされ、例示化対象は等価クラスＥＱＣ，及び
表示される例示化値 〈ＮΦＮ　■Ｎ　１Ｃ１、ＥＱＣ１〉である。後Ｄｖ 者は表示値を否定する２個の否定素子により得られる。

生成ブＯセス中に７リップフロツブＥＴＦはＯにセット
される。ターミナルが発見されると、フリップフロツブ
ＥＴＦは１にセットされｌ′ｅｖａｔｅｒ■“信号がシ
ーケンスユニットへ送出される。

適用可能な例示化ルールが見つかると、フリツブフロツ
プＥＩＦが１にセットされその後評価プロセスの例示化
ステージが開始される。適用可能な例示化ルールが見つ
からずにＥＭ内の全てのトリプレットが探索されると、
ＥＡＣからのキャリー＠月はシーケンスユニットへ送出
される″ｅＶａ　Ｉｒｅａｃｌｙ“信号となる。

例示化は評価プロセスの例示化ステージ中にＥＲから得
られる結果に従って行われる。例示化プロセスは前記し
た方法で行われる。このプロセスが完了すると、フリッ
プ７ロップＥＩＦはＯにセットされ、探索は最初から繰
り返される。

１１２　　　■ Ｖ：非定数 Ｃ：定数 奪：イコール ≠；ノットイコール ≠　　Ｘ Ｃ１ 第６表：例示化ルールの条件 １ 第７表：ターミナルルールの条件 分析中に、比較される変数対の２つのアドレスが２つの
連続サイクル中に’Ａ−Ａ“上に受信される。ＥＭはこ
れらのアドレスにより逐次アドレスされる。ＥＭＸから
最初にアドレスされる語ＸＯ−＜Ｎ　　．Ｃ　　ＥＱＣ
０＞はレジスタＥＣＲ００ に登録され、次のサイクルで、ＥＣにおいてＥＭＸから
２番目にアドレスされる語 Ｘｌ−＜Ｎ　　．Ｃ　　，ＥＱＣＶ１＞と比較される。

１１ 値が等しければ、Ｘ１−ＸＯ，　Ａ　：ｅｑｕａｌ信号
が送出される。航がノットイコール、×１≠ｘ０１であ
れば、Ａ　：　ｎｅｑｕａｌ信号が送出される。しかし
ながら、フリップフロツプＥＴＦが１にセットされると
、すなわちターミナルが見つかると、Ａ：ｅｑｕａ　Ｉ
及びＡ　：　ｎｅｑｕａｌが常に送出される。

４．６　　分析 アナライザＡ（第１７図）は分析ステージにおいてのみ
アクティブとなる。ユニットは分析される対、ＡＡＣＯ
，ＡＡＣ１，内の各変数に対するカウンタを含んでいる
。各カウンタはモジュＯＮ十八をカウントする。カウン
タは互いにカウンタチェーンを形或ずるように接続され
ており、チェーン内の１個のカウンタは先行カウンタが
Ｏから再開する時にステップするようにされている。

１ビットカウンタＡＳＣがセレクタΔＡｓを介してカウ
ンタＡＡＣＯ、ＡＡＣ１の一方を交互に選定する。

フリップフロツブΔＩＦは比較もしくは例示化を実施す
べきかどうかを決定する。

フリップフロツブＡＡＩＦは分析ステージ中に例示化が
実膿されたかどうかを表示する。

分析が開始するとフリップ７ロツブＡＩＦはＯにセット
され、それは比較を行うべきことを意味する。ＡＡＩＦ
及びカウンタＡＡＣＯ，ＡＡＣ１はＯにセットされる。

ＡＳＣがステップするため、ＡＡＣＯ，ＡＡＣＩ上の値
は逐次″’Ａ：Ａ“上に送出される。ＡＳＣＬから受信
されるキャリー信号により発生される’　Ａ　：　ｓｔ
ｒｏｂｅ“信号により完全な対が送信されたという事実
が表示される。キャリー信号によりカウンタヂエーンＡ
ＡＣＯ，ＡＡＣ１もステップされる。エバルエータ及び
永久ユニットで行われる比較の結果は ”　Ａ　：　ｅｑｕａｌ　“及び″”　Ａ　：　ｎｅｑ
ｕａｌ“上に受信される。これらの一方がアクティブで
あるとＡＩＦは１にセットされ、その後永久ユニット内
で例示化が行われる。ＡＡ　ｉ　Ｆも１にセットされ、
それにより′ａｎｙ　ｉｎｓｒ信ｇがシーケンスユニッ
トへ送出される。”　Ａ　：　ｅｑｕａｌ　“も”　Ａ
　：　ｎｅｑｕａｌ“もアクティブでなければ、次の対
に対して手順が繰り返される。

例示化ステージ中に分析ユニットはパッシブのままであ
る。永久ユニットから１ゝｐｅｒｓ　ｒｅａｄｙ”信月
が受信されるとＡＩＦはＯにセットされ、前記したよう
に比較手順が継続される。

全ての対が調べられると、カウンタチェーン八八〇〇．
Ａ八０１からキャリー信号が受信される。これにより分
析ステージが終止し ”　ａｎａｌ　ｒｅａｄｙ“信号がシーケンスユニット
ヘ送出ざれる。

前記装置及び方法は実際上、例えば、電気的システムの
構成がシステム仕様と一致するかどうかをチェックする
のに使用することができる。システム解法は公式項目で
記述することができ、それは次に仕様公式と比較され、
システム機能が仕様と合致するかどうかを確認すること
ができる。仕様を公式項目へ変換することは前から知ら
れている。例えば、１９３８年、Ｔｒａｎｓ．＾ｌｅｒ
．　ＩｎＳｔ．ＥＩｅｃｔ．ＥｎＯ．第５７巻、第７１
３〜７２３頁、゛リレー及びスイッチング回路のシンボ
リック分析″参照。

しかしながら、本発明の方法及び＠歌の理解を助ける目
的でシャノンの名前を挙げたい。

いわゆるカウンタモデルに対するニーズがあり、公式が
トートジャスでない場合には、本方法は例えば満足度チ
ェックプロセス等のいわゆる”バックトラッキングプロ
セスにも応用することができる。

Ａ　　　　　アナライザー ＡＡＣＯ−一　変数のアドレスを示すカウンターチＡ八
ＣＩ ＡＡ　　Ｉ　　Ｆ ＡＡＳ Ａ　Ｉ　「 ΔＳＣ Ｅ Ｅ　Ａ　Ｃ ＥＡＳ ヒＣ ＥＥ　Ｃ　Ｒ Ｅ　Ｄ　Ｒ ＥＤＳ 巳Ｉ ＥＩＦ ＥＭ エーン 例示ざれたことをマークするフリツ ブフロツブ カウンターＡＡＣＯ−−ＡＡＣＩを 選定するセレクター 部分ステージ例示化フリツブフ口ツ ！ ＡＡＳ用カウンタ エバルエータ ＥＭの内部アドレツシングカウンタ ＥＭのアドレスセレクタ アナライザ部 ＥＣへのデータ遅延レジスタ ＥＲからの行先レジスタ ＥＩへの行先セレクター 例示化部 部分ステージ例示化フリツブフロツ ブ マトリクスメモリ ？ＭＸ　　　　語Ｏ用メモリ ＥＭＹ　　　　語１用メモリ ＥＭＺ　　　　語２用メモリ ＥＮＳ　　　　ＥＡＣのカウンタ設定セレクタＥＲ　　
　　　ルール部 ＥＲＤ　Ｉ　　　例示化デコーダ ＥＲＤＰ　　　ブリアコーダ ＥＲＤＳ　　　ＥＲからのセレクタ行先　　　■゛ＥＲ
ＤＴ　　　ターミナルデコーダ ＥＲＥ　　　　帰結部 ＥＲＶＳ　　　ＥＲからの値セレクタ ＥＶＧＳ　　　ジェネレータに従った値セレクタＥＶＮ
　　　　ＥＭの埴否定素子 ＥＶＲ　　　　ＥＲからの値レジスタ ＥＶＳ１　　　ＥＭ（７）値ｔ？レクタ１ＥＶＳ２　　
　ＥＭ（７）ｉｌｔレクタ２ＥＷＳ　　　　ＥＭへの婁
込信号セレクタＧ　　　　　ジェネレータ ＧＤＣＯ−一　行先力ウンタチェーン ＧＤＣ（Ｔ−１） ＧＤＳ ＧＭＦ ＧＳＣ １） Ｐ　Ａ　Ｃ ＲＡＳ Ｐ　Ｃ ＰＣＲ ＰＣＸ ＰＤＲ Ｐ　Ｄ　Ｓ ＰＩ ＰＩＦＩ ＰＩＦ２ ＰＭ ＰＭＸ カウンタＧＤＣＯ−ＧＤＣ　（Ｔ− １）選定セレク゜タ 残テストマーギングフリップフロツ ブ ＧＤＳカウンタ 永久ユニット ＰＭの内部アドレスカウンタ ＰＭのアドレスセレクタ アナライザ部 ＰＣへのデーク遅延レジスタ 行先及び値間の交差スイッチ ＰＣからの行先レジスタ ＰＩへの行先セレクタ 例示化部 部分ステージ例示化フリツブフロツ ブー 部分ステージ例示化フリツブフロツ ブ２ マトリクスメモリ 開０用メモリ ４ ＸＩ　ｌ用メモリ 語２用メモリ ＥＭへの値否定素子 ＰＣからの値レジスタ ＰＭへの値セレクタ ＰＭへの書込信号セレクタ シーケンスユニット ステージカウンタ ステージデコーダ４ ＳＣステツビングセレクタ 真理式マーキングフリップフロツブ トリプレット数レジスタ トリプレットプラスアトム数レジメ タ ＳＮＲ２　　　１−リブレットプラスアトムプラス１数
レジスタ

【図面の簡単な説明】

第１図は本発明のシーケンスを示すフロー図、第２図は
本発明の装置の略ブロック図、第３図はシーケンスユニ
ットＳの略ブロック図、第４図はＰＭＹ ＰＭＺ ＰＶＮ ＰＶＲ ＰＶＳ ＰＷＳ ・Ｓ ＳＣ ＳＤ ＳＳ ＳＴＦ ＳＮＲＯ ＳＮＲ１ ジェネレータＧの略ブロック図、第５図は永久ユニット
Ｐの略ブロック図、第６図は永久ユニットＰ内の例示化
部の略ブロック図、第７図は永久ユニット内のアナライ
ザ部の略ブロック図、第８図は否定素子の略ブロック図
、第９図はエバルエータＥの略ブロック図、第１０図は
エバルエータＥ内の例示化部の略ブロック図、第１１図
はエバルエータＥ内のアナライザ部の略ブロック図、第
１２図はエバルエータＥ内のルール部の略プロック図、
第１３図はプリレコーダの略ブロック図、第１４図は例
示デコーダの略ブロック図、第１５図はターミナルデコ
ーダの略ブロック図、第１６図は帰結部の略ブロック図
、第１７図はアナライザΔの略ブロック図、第１８図は
シーケンスユニットの状態グラフを示す図である。 ［参照符号の説明］ Ｓ・・・シーケンスユニット Ｇ・・・ジェネレータ Ｐ・・・永久ユニット Ａ・・・アナライザ ＥＯ−Ｅ　（Ｑ−１’）・・・エバルエータ８Ｃ．ＧＤ
ＣＯ−ＧＤＣ　　（Ｔ−　１　）．ＧＳＣ．ＰＡＣ．Ｅ
ＡＣ．ＡＡＣＯ．ＡＡＣＩ・・・カウンタＳＤ・・・デ
コーダ ＳＳ，ＧＤＳ．ＰＡＳ，ＰＶＳ．ＰＷＳ，ＰＤＳ．ＰＣ
Ｘ．ＥＡＳ，ＥＶＳ２．ＥＶＳＩ．ＥＷＳ．ＥＤＳ，Ｅ
ＶＧＳ．ＥＲＤＳ，ＥＲＶＳ．ＥＤＲＳ・・・セレクタ ＳＴＦ．ＧＭＦ，ＰＩＦ１．ＰＩＦ２．ＥＩＦ，ＥＴＦ
．ＡＡＩＦ，ＡＩＦ・・・フリツブ７ロツブＳＮＲＯ，
ＳＮＲ１．ＳＮＲ２，ＰＤＲ，ＰＶＲ・・・レジスタ ＰＭ・・・マトリクスメモリ ＰＩ，Ｅｌ・・・例示化部 ＰＣ．ＥＣ・・・分析部 ＰＭＸ．ＰＭＹ，ＰＭＺ．ＥＭＸ．ＥＭＹ．ＥＭＺ・・
・メモリ ＰＣｘ・・・クロスカウンタ ＰＭ，ＥＭ・・・マトリクスメモリ ＰＶＮ・・・否定素子 ＥＲ・・・ルール部 ＥＲＤＰ．ＥＲＤＩ．ＥＲＤＴ・・・条件部ＥＲＥ・・
・帰結部 ＥＲＤＳ．ＥＲＶＳ−・・セレクタ部 ＥＲＤＰ・・・ブリデコーダ ＥＲＤＩ・・・例示化デコーダ ＥＲＤＴ・・・ターミナルデコーダ

Claims (7)

【特許請求の範囲】
1. （１）プール式内の変数に対する可能な全ての真値０及
   び１の指定に対して公式が真となったか否かを確証する
   いわゆるトートロジーチェック法において、調査する公
   式（Ｆ）を複数個のトリプレット（ｔ１−ｔｎ）へ変換
   し、続いて前記トリプレットの中の一つがターミナルで
   あるか否かを確証し、トリプレットのチェックは所定の
   簡単な例示化ルールに対して行うかもしくは１あるいは
   ０の値（数値）のテスト例示化により行われ、前記トリ
   プレットの一つがターミナルである場合に公式（Ｆ）は
   トートロジャスであるとして示されることを特徴とする
   、トートロジーチエック法。
2. （２）請求項（１）記載の方法において、前記トリプレ
   ットは元式の部分式を表わすことを特徴とするトートロ
   ジーチエック法。
3. （３）請求項（１）記載の方法において、部分式へ分割
   することにより元式の変数の真値の全ての組合せを分析
   することなく元式の真の内容を計算することができるこ
   とを特徴とする、トートロジーチェック法。
4. （４）請求項（１）記載の方法において、変数対変数例
   示化も可能であることを特徴とする、トートロジーチエ
   ック法。
5. （５）いわゆるトートロジーチエツクにおいて、プール
   式内の変数に対する可能な全ての真理値０及び１の指定
   に対して公式が真となるかどうかを確証するために、請
   求項（１）に従った方法を実施する装置において、定理
   チェックデバイス（ＴＢ）は残りの接続されたユニット
   からの情報に基いて一連のステージの中のどのステージ
   を実施すべきかを決定するシーケンスユニット（Ｓ）と
   、通信バスを介してシーケンスユニットに接続され順序
   ずけられた変数（トリプレット）シーケンスを生成する
   ように作動するジェネレータ（Ｇ）と、トリプレット内
   の変数に対応するアドレス語を各メモリに記憶するメモ
   リファシリテイとを含み、テスト変数のタプルを例示す
   ることができる定数値の各組合せが算術ユニット、エバ
   ルエータ（Ｅ）、内で処理され、前記各エバルエータは
   永久ユニットのメモリファシリテイに対応する一類のメ
   モリファシリテイ、計算を評価するための全ての変数対
   を生成するように作動するアナライザ（Ａ）を含み、バ
   ス（ＡＢ）を介して全てのエバルエータ及び永久ユニッ
   トへアドレスが送出され、その後前記エバルエータ及び
   永久ユニットにおいて変数対の分析が行われ分析結果が
   前記アナライザへ送出される、ことを特徴とするトート
   ロジーチエック装置。
6. （６）請求項（５）記載の装置において、永久ユニット
   （Ｐ）は、前記メモリファシリテイの他に、例示化部及
   び分析部を含むことを特徴とするトートロジーチエック
   装置。
7. （７）請求項（５）記載の装置において、前記エバルエ
   ータ（Ｅ）は、前記メモリファシリテイの他に、例示化
   部、ルール部及び分析部を含む、トートロジーチエック
   装置。