JP3046611B2 - トートロジーチェック装置 - Google Patents
トートロジーチェック装置Info
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- JP3046611B2 JP3046611B2 JP2157416A JP15741690A JP3046611B2 JP 3046611 B2 JP3046611 B2 JP 3046611B2 JP 2157416 A JP2157416 A JP 2157416A JP 15741690 A JP15741690 A JP 15741690A JP 3046611 B2 JP3046611 B2 JP 3046611B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
- G06F30/3323—Design verification, e.g. functional simulation or model checking using formal methods, e.g. equivalence checking or property checking
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N5/00—Computing arrangements using knowledge-based models
- G06N5/01—Dynamic search techniques; Heuristics; Dynamic trees; Branch-and-bound
- G06N5/013—Automatic theorem proving
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明に従った装置は、いわゆるトートロジーチェッ
クを行う場合に、ブール式の変数に対する可能な全ての
真値（０もしくは１）の指定（assignments）に対して
ブール式が真になるかどうかを決定する問題の解法に関
する。本方法はまた、ブール式に含まれる変数に対する
真値の任意の指定によりブール式が真となるかどうかを
判定する、いわゆる満足度問題の解法にも適用すること
ができる。
クを行う場合に、ブール式の変数に対する可能な全ての
真値（０もしくは１）の指定（assignments）に対して
ブール式が真になるかどうかを決定する問題の解法に関
する。本方法はまた、ブール式に含まれる変数に対する
真値の任意の指定によりブール式が真となるかどうかを
判定する、いわゆる満足度問題の解法にも適用すること
ができる。
［従来の技術］ 今日の技術を実施する際には、公式中に含まれる変数
に１及び０を指定（解釈）するたびに真値をチェックす
る必要がある。
に１及び０を指定（解釈）するたびに真値をチェックす
る必要がある。
簡単なシステムでは、いわゆる導出法（resolution m
ethod）を使用することもできる。この方法では、いわ
ゆる導出ルールに従って互いに比較されるいくつかの部
分からなる論理等式へ元の式がリライトされる。例え
ば、Ａを含む式とＡを含まぬ式との間で比較を行う場合
には、このルールはＡもノットＡも含まぬ新しい式、レ
ゾルベント（resolvent）、を形成する必要がある。そ
の概念は、Ａしか含まぬ式とノットＡしか含まぬ式を見
つけて、これら２つの式を比較する時に求める空レゾル
ベント（empty resolvent）を形成することである。
ethod）を使用することもできる。この方法では、いわ
ゆる導出ルールに従って互いに比較されるいくつかの部
分からなる論理等式へ元の式がリライトされる。例え
ば、Ａを含む式とＡを含まぬ式との間で比較を行う場合
には、このルールはＡもノットＡも含まぬ新しい式、レ
ゾルベント（resolvent）、を形成する必要がある。そ
の概念は、Ａしか含まぬ式とノットＡしか含まぬ式を見
つけて、これら２つの式を比較する時に求める空レゾル
ベント（empty resolvent）を形成することである。
今日の技術における問題点はテストシーケンスが極端
に時間を消費することである。変数の数がＮに等しけれ
ば、可能な指定数は2Nに等しい。最悪の場合には、テス
トを行うのに同じ長時間、すなわち2Nの算術ステップが
必要となる。
に時間を消費することである。変数の数がＮに等しけれ
ば、可能な指定数は2Nに等しい。最悪の場合には、テス
トを行うのに同じ長時間、すなわち2Nの算術ステップが
必要となる。
導出法（resolution method）を実施する場合、新し
い式が常時形成されるため本方法により全く改善がなさ
れない危険性のあることが一つの重要な問題点ではある
が、平均的には少い比較を行うだけで済む。また、ある
公式については導出法（resolution method）常にエク
スポネンシャルであることが理論的調査により判明して
いる。
い式が常時形成されるため本方法により全く改善がなさ
れない危険性のあることが一つの重要な問題点ではある
が、平均的には少い比較を行うだけで済む。また、ある
公式については導出法（resolution method）常にエク
スポネンシャルであることが理論的調査により判明して
いる。
本発明に関する２つの重要な点は、 ａ）自然演算方式（ND方式）における全てのトートロジ
ー誘導（プルーフ）は被証明式の部分式及び否定部分式
しか含まぬコニークな標準形で書述することができる。
ー誘導（プルーフ）は被証明式の部分式及び否定部分式
しか含まぬコニークな標準形で書述することができる。
ｂ）全ての部分誘導が高々所与数Ｎの互いに異なる自由
な前提しか含んでいない標準誘導（標準形の誘導）とト
ートロジャスに公式を示すことができるかどうかを確認
する問題を本発明の装置を実施して多項式時間で計算す
ることができる。
な前提しか含んでいない標準誘導（標準形の誘導）とト
ートロジャスに公式を示すことができるかどうかを確認
する問題を本発明の装置を実施して多項式時間で計算す
ることができる。
本発明の装置は添付特許請求の範囲に記載された事項
を特徴とし、公式の真の内容をチェックする際の時間を
消費する極端な数のテストシーケンスの問題を解決する
ものである。この問題は、本発明に従って、公式を各々
が３項を含むいわゆるトリプレットと呼ばれる部分式へ
分割し、その真の内容をチェックする目的でトリプレッ
ト内の変数を前記真値、論理0:Sもしくは1:S、へ指定す
ることにより解決される。このようにトリプレットヘ分
割することにより元の式の中の部分式の真値と計算する
目的で有効な算術ルールを公式化することができる。こ
れにより、元式の変数の真値の全ての組合せを分析する
必要なしに、元式の真値を計算することができる。従っ
て、全式の全変数に対してではなくトリプレットに対し
てチェックがなされ、所要のテストシーケンス数が著し
く低減され時間が著しく節減される。
を特徴とし、公式の真の内容をチェックする際の時間を
消費する極端な数のテストシーケンスの問題を解決する
ものである。この問題は、本発明に従って、公式を各々
が３項を含むいわゆるトリプレットと呼ばれる部分式へ
分割し、その真の内容をチェックする目的でトリプレッ
ト内の変数を前記真値、論理0:Sもしくは1:S、へ指定す
ることにより解決される。このようにトリプレットヘ分
割することにより元の式の中の部分式の真値と計算する
目的で有効な算術ルールを公式化することができる。こ
れにより、元式の変数の真値の全ての組合せを分析する
必要なしに、元式の真値を計算することができる。従っ
て、全式の全変数に対してではなくトリプレットに対し
てチェックがなされ、所要のテストシーケンス数が著し
く低減され時間が著しく節減される。
ここで定理チェッカーと呼ぶ本方法の実施装置はシー
ケンスユニットＳ、ジェネレータＧ、永久ユニットＰ、
アナライザＡ及び多数のエバルエータ（算術ユニット）
Ｅを含んでいる。
ケンスユニットＳ、ジェネレータＧ、永久ユニットＰ、
アナライザＡ及び多数のエバルエータ（算術ユニット）
Ｅを含んでいる。
シーケンスユニットは特定時点においてどのチェック
ステージを実施すべきかを決定するように作動する。ジ
ェネレータＧはタプレットと呼ばれる一連の順序ずけら
れた変数を生成するように作動する。永久ユニットＰは
トリプレットを記憶するメモリ、例示化部及びアナライ
ザ部を含んでいる。エバルエータＥはテストシーケンス
で行われる計算に責任のある唯一の算術ユニットであ
る。
ステージを実施すべきかを決定するように作動する。ジ
ェネレータＧはタプレットと呼ばれる一連の順序ずけら
れた変数を生成するように作動する。永久ユニットＰは
トリプレットを記憶するメモリ、例示化部及びアナライ
ザ部を含んでいる。エバルエータＥはテストシーケンス
で行われる計算に責任のある唯一の算術ユニットであ
る。
本装置は、例えば、システムの仕様が正しいかどうか
あるいはこの仕様に従って実現することが可能かどうか
をチェックする必要のある全ての応用において有利に使
用することができる。テストされる仕様は問題をハード
ウェア的に解決しようとするものであってもソフトウェ
ア的に解決しようとするものであってもよい。
あるいはこの仕様に従って実現することが可能かどうか
をチェックする必要のある全ての応用において有利に使
用することができる。テストされる仕様は問題をハード
ウェア的に解決しようとするものであってもソフトウェ
ア的に解決しようとするものであってもよい。
時間を節減できる他に、本発明の装置により得られる
利点は、本発明を小型システムと大型システム、及び単
純なシステムと複雑なシステムの両方に応用できること
である。
利点は、本発明を小型システムと大型システム、及び単
純なシステムと複雑なシステムの両方に応用できること
である。
［実施例］ 発明の最善の形態 本発明の装置は２つのフェーズに分割することができ
る。
る。
ａ）（データ）−構造の確立、 ｂ）算術フェーズ。
確立フェーズ 1. 例えば次のリライトルールに従って、例えば論理定
数として −＞（含意）及び −（Ａ式の否定−Ａは（Ａ−＞Ｏ）として定義され
る）のみを含む論式等式ヘテストされる式がリライトさ
れる。
数として −＞（含意）及び −（Ａ式の否定−Ａは（Ａ−＞Ｏ）として定義され
る）のみを含む論式等式ヘテストされる式がリライトさ
れる。
（ＡもしくはＢ）は（−Ａ−＞Ｂ）ヘリライトされる。
（Ａ＆Ｂ）は−（Ａ−＞−Ｂ）ヘリライトされる。
（この場合、独立した例示ルールを導入することも必要
であるが、いくつかのブール連結語を使用することもで
きる。） 2. a1…anをＡ内の全ての変数とする。
であるが、いくつかのブール連結語を使用することもで
きる。） 2. a1…anをＡ内の全ての変数とする。
B1…BkをＡの全ての複合小式とし且つ Biを（Ci−＞Di）とし、ここにCi及びDiはＡの部分
式である。また、y1…ykを“新しい”変数とし、yiは各
aiとは異なる、すなわち新しい変数の全てが古い変数の
各々と異なるようにする。
式である。また、y1…ykを“新しい”変数とし、yiは各
aiとは異なる、すなわち新しい変数の全てが古い変数の
各々と異なるようにする。
ｆをｆ（ai）＝ai且つｆ（Bi）＝yi となるような関数とする。
式 はＡのマトリクスと呼ばれ、マトリクス内の論理積ルー
トti＝（yi＜−＞（ｆ（ci）−＞ｆ（Di）））は前記し
たようにトリプレットと呼ばれる。説明を簡単にするた
めに、Ｍ（Ａ）は１組のトリプレット（t1…tn）と考え
トリプレット ti＝（yi＜−＞（ｆ（ci）−＞ｆ（Di）））は順序付け
されたセット（yi,f（ci）,f（Di））である。
トti＝（yi＜−＞（ｆ（ci）−＞ｆ（Di）））は前記し
たようにトリプレットと呼ばれる。説明を簡単にするた
めに、Ｍ（Ａ）は１組のトリプレット（t1…tn）と考え
トリプレット ti＝（yi＜−＞（ｆ（ci）−＞ｆ（Di）））は順序付け
されたセット（yi,f（ci）,f（Di））である。
算術フェーズ マトリクスＭ（Ａ）が確立されていると、いわゆる算
術すなわち計算フェーズが開始される。元式Ａの各複合
小式はマトリクスＭ（Ａ）内のトリプレットの新しい変
数によって表わされる。Ａ式の全体を常時Ｍ（Ａ）内の
最高インデクストリプレットにより表わすことができる
ようにする約束を導入すれば、すなわちＭ（Ａ）＝（t1
…tK）であれば、Ａの全体がtk＝（yK,f（CK）,f（D
K））内のyKにより表わされる。
術すなわち計算フェーズが開始される。元式Ａの各複合
小式はマトリクスＭ（Ａ）内のトリプレットの新しい変
数によって表わされる。Ａ式の全体を常時Ｍ（Ａ）内の
最高インデクストリプレットにより表わすことができる
ようにする約束を導入すれば、すなわちＭ（Ａ）＝（t1
…tK）であれば、Ａの全体がtk＝（yK,f（CK）,f（D
K））内のyKにより表わされる。
本発明を実証するのに使用する例は０−指定が偽を表
わし１−指定が真を表わすという仮定に基いている。
わし１−指定が真を表わすという仮定に基いている。
マトリクスＭ（Ａ）の基本的性質は、Ａ式がトートロ
ジャスであればＡの定義によりＡを表わす変数を真とし
て“強制する”ということである。
ジャスであればＡの定義によりＡを表わす変数を真とし
て“強制する”ということである。
公式で示すと、 Ｍ（Ａ）＝（t1…tK）であれば、 Ｍ（Ａ）−＞yKがトートロジーである場合に限りＡはト
ートロジーである。
ートロジーである。
別の表現をすれば、 Ｍ（Ａ）＝（t1…tK）であれば、 Ｍ（Ａ）yk/0が矛盾対当である場合に限りＡはトートロ
ジーである（ここに、yK/0は変数ykに０が指定されてい
ることを意味する）。
ジーである（ここに、yK/0は変数ykに０が指定されてい
ることを意味する）。
Ａ式のトートロジーチェックは本質的に次のようにし
て行われる。
て行われる。
（ｉ）マトリクスＭ（Ａ）＝（t1…tK）が確立される。
（ii）yKが０指定される、すなわちＡ式全体が偽である
と仮定する。
と仮定する。
（iii）ターミナルと呼ばれる偽トリプレットが生じて
Ａ式がトートロジャスであるという結論を引き出すこと
ができるか、もしくはいかなる算術ルールも適用されず
シミュレーションのために選定された形式的計算（form
al calculus）においてＡ式をチェックできないという
結論を引き出すことができるまで、Ｍ（Ａ）内の変数に
は所与のルールに従った値が指定される。
Ａ式がトートロジャスであるという結論を引き出すこと
ができるか、もしくはいかなる算術ルールも適用されず
シミュレーションのために選定された形式的計算（form
al calculus）においてＡ式をチェックできないという
結論を引き出すことができるまで、Ｍ（Ａ）内の変数に
は所与のルールに従った値が指定される。
説明にはいくつかの専門家の表現が含まれるため、次
にこれらの表現について説明する。項 は常に変数すなわち定数、０もしくは１、に等しい。トリプレット は常に（３）項を含んでいる。マトリクス は１つ以上のトリプレットを含んでいる。アトム は対応する公式のマトリクス内へ導入される新し
い変数とは異なる元式内の項である。ターミナル は偽トリプレットであり、ターミナルが生じ
ると計算もしくは部分計算が終止する。
にこれらの表現について説明する。項 は常に変数すなわち定数、０もしくは１、に等しい。トリプレット は常に（３）項を含んでいる。マトリクス は１つ以上のトリプレットを含んでいる。アトム は対応する公式のマトリクス内へ導入される新し
い変数とは異なる元式内の項である。ターミナル は偽トリプレットであり、ターミナルが生じ
ると計算もしくは部分計算が終止する。
元式は偽であると仮定する。計算中に偽トリプレット
（ターミナル）が生じると、これは元式が真であること
を示す。ターミナルは実際上所与の確定構成を有するト
リプレットである。
（ターミナル）が生じると、これは元式が真であること
を示す。ターミナルは実際上所与の確定構成を有するト
リプレットである。
次に、本発明に従って簡単な所定の例示化ルールによ
り公式を計算する例を示す。トリプレットが真であると
仮定すると、これらのルール１〜10によりトリプレット
内の変数がトリプレットを真とするための所与の値を有
するように強制されたかどうかを調べることができる。
り公式を計算する例を示す。トリプレットが真であると
仮定すると、これらのルール１〜10によりトリプレット
内の変数がトリプレットを真とするための所与の値を有
するように強制されたかどうかを調べることができる。
ルール１に従った例示化の説明において、 トリプレット（Ｘ、Ｙ、１）がマトリクスＭの要素で
あれば、定数１を変数Ｘに代入してマトリクスＭをＭへ
簡約することができる。
あれば、定数１を変数Ｘに代入してマトリクスＭをＭへ
簡約することができる。
計算される公式は次のようである。
（ｉ）式はトリプレットヘリライトされ全式を表わす変
数が、変数X5の例に従って、０（ゼロ）へ例示化され
る。０へ例示化することにより、全式が偽であると仮定
する。
数が、変数X5の例に従って、０（ゼロ）へ例示化され
る。０へ例示化することにより、全式が偽であると仮定
する。
トリプレットt1＝（X1,p,q） t2＝（X2,q,r） t3＝（x3,p,r） t4＝（X4，X2，X3） t5＝（0,X1，X4） 式は偽と仮定するX5＝０。
X1−X5は元式にはなく、元式内の複合部分式に対応す
る新しい変数である。X1−X5の位置は各変数によりどの
小式を表わすかを示す。
る新しい変数である。X1−X5の位置は各変数によりどの
小式を表わすかを示す。
第１図を参照として、ルール１〜10により前記公式を
計算する例を示す。
計算する例を示す。
1a）どのトリプレットもターミナルではない。
ｂ）トリプレットt5に簡単な例示化ルール（10）を適用
して結果を得ることができる。
して結果を得ることができる。
t1（1,p,q）（マトリクスのX1に１を代入しX4に０を代
入することを意味する） t2（X2,q,r） t3（X3,p,r） t4（0,X2，X3） t5（0 1 0） 2a）ノー、どのトリプレットもターミナルではない。
入することを意味する） t2（X2,q,r） t3（X3,p,r） t4（0,X2，X3） t5（0 1 0） 2a）ノー、どのトリプレットもターミナルではない。
ｂ）イエス、t4に簡単な例示化ルールを適用して結果を
得ることができる。
得ることができる。
t1（1,p,q） t2（1,q,r） t3（0,p,r） t4（0,1,0） t5（0,1,0） 3a）ノー、どのトリプレットもターミナルではない。
イエス、t3に簡単な例示化ルール５を適用して結果を
得ることができる。
得ることができる。
t1（1,1,q） t2（1,q,0） t3（0,1,0） t4（0,1,0） t5（0,1,0） 4a）ノー、どのトリプレットもターミナルではない。
ｂ）イエス、トリプレットt1に簡単な例示化ルールを適
用して結果を得ることができる。
用して結果を得ることができる。
t1（1,1,1） t2（1,1,0） t3（0,1,0） t4（0,1,0） t5（0,1,0） 5. トリプレットt2はターミナルであることが判り、従
って公式はトートロジャスである。
って公式はトートロジャスである。
テスト例示化、すなわち1:S及び0:Sによるテストはこ
の場合必要ではなく、簡単な例示化ルールで充分であ
る。
の場合必要ではなく、簡単な例示化ルールで充分であ
る。
簡単な例示化ルールにより計算を行うことが不可能な
場合には、前記したように、（１）及び（０）によりテ
スト例示化を行うことができる。従って、マトリクス内
の一つ以上の非例示化変数の（１）とゼロ（２）の可能
な各組合せに対して（１）及びゼロ（２）が指定され
る。次に、これらいずれのルールも適用できなくなるま
で、前記可能な各組合せに対して簡単な例示化ルールが
適用される。別々の各組合せに対してマトリクスに簡単
な例示化ルールを適用して得られる結果は比較を行う目
的で一時保管される。さまざまな結果（変数への値指
定）が比較され分析される。各テストケースに共通の結
果は永久保管され、残りの一時的に保管される結果はメ
モリから消去される。本方法に従って行われる計算は実
際の関連応用で許容される結果が得られるまで繰り返さ
れる。
場合には、前記したように、（１）及び（０）によりテ
スト例示化を行うことができる。従って、マトリクス内
の一つ以上の非例示化変数の（１）とゼロ（２）の可能
な各組合せに対して（１）及びゼロ（２）が指定され
る。次に、これらいずれのルールも適用できなくなるま
で、前記可能な各組合せに対して簡単な例示化ルールが
適用される。別々の各組合せに対してマトリクスに簡単
な例示化ルールを適用して得られる結果は比較を行う目
的で一時保管される。さまざまな結果（変数への値指
定）が比較され分析される。各テストケースに共通の結
果は永久保管され、残りの一時的に保管される結果はメ
モリから消去される。本方法に従って行われる計算は実
際の関連応用で許容される結果が得られるまで繰り返さ
れる。
第２図に、シーケンスユニットＳ、ジェネレータＧ、
永久ユニットＰ、アナライザＡ及び複数個のエバルエー
タE0〜Ｅ（Ｑ−１）算術ユニットを具備する定理チェッ
カー形式の本発明の装置を示す。
永久ユニットＰ、アナライザＡ及び複数個のエバルエー
タE0〜Ｅ（Ｑ−１）算術ユニットを具備する定理チェッ
カー形式の本発明の装置を示す。
シーケンスユニットは特定の場合に定理チェックのど
のステージすなわちフェーズを実施すべきかを決定する
ように作動する。残りのユニットはそれらの状態を、バ
スを介して、シーケンスユニットヘ知らせ、それに基い
てどのステージやフェーズを次に実施すべきかを決定す
る。
のステージすなわちフェーズを実施すべきかを決定する
ように作動する。残りのユニットはそれらの状態を、バ
スを介して、シーケンスユニットヘ知らせ、それに基い
てどのステージやフェーズを次に実施すべきかを決定す
る。
ジェネレータはテスト変数のタプレットを生成する。
各テスト評価を行う前に、変数名がバスGBを介して全て
のエバルエータヘ送信される。タプルは一連の順序付け
された変数、例えば＜A,B＞である。
各テスト評価を行う前に、変数名がバスGBを介して全て
のエバルエータヘ送信される。タプルは一連の順序付け
された変数、例えば＜A,B＞である。
永久ユニットはメモリを含んでいる。各アドレスはト
リプレット内の３つの変数に対応する３語を含んでい
る。語の中には現在変数が永久例示化（変数に値を指定
する）されている値が記憶されている。メモリの他に、
永久ユニットは、なかんずく、例示化部及び分析部を含
んでいる。
リプレット内の３つの変数に対応する３語を含んでい
る。語の中には現在変数が永久例示化（変数に値を指定
する）されている値が記憶されている。メモリの他に、
永久ユニットは、なかんずく、例示化部及び分析部を含
んでいる。
テスト変数のタプルを例示化できる定数値の各組合せ
に対してエバルエータが設けられている。タプルの値が
Ｔであれば、エバルエータの数はＱ＝2Tとなる。例え
ば、２つの変数からなるタプルは＜0,0＞、＜0,1＞、＜
1,0＞、＜1,1＞へ例示化することができ、従って４個の
エバルエータが必要である。各エバルエータは、それ自
体が、テストケースを評価する責任がある。各エバルエ
ータは永久ユニットと同種のメモリをそれぞれ含んでい
る。語には、現在テストにおいて変数が例示化されてい
る値が記憶されている。永久ユニット内のメモリの内容
はバスCBを介してエバルエータのメモリ内ヘコピーする
ことができる。メモリの他にエバルエータは、なかんず
く、例示化部、ルール部及び分析部を含んでいる。
に対してエバルエータが設けられている。タプルの値が
Ｔであれば、エバルエータの数はＱ＝2Tとなる。例え
ば、２つの変数からなるタプルは＜0,0＞、＜0,1＞、＜
1,0＞、＜1,1＞へ例示化することができ、従って４個の
エバルエータが必要である。各エバルエータは、それ自
体が、テストケースを評価する責任がある。各エバルエ
ータは永久ユニットと同種のメモリをそれぞれ含んでい
る。語には、現在テストにおいて変数が例示化されてい
る値が記憶されている。永久ユニット内のメモリの内容
はバスCBを介してエバルエータのメモリ内ヘコピーする
ことができる。メモリの他にエバルエータは、なかんず
く、例示化部、ルール部及び分析部を含んでいる。
アナライザはテストを評価する全ての変数対を発生す
る。前記対に対応するアドレスが全てのエバルエータ及
び永久ユニットヘバスABを介して送信される。対はこれ
らの要素内で分析され、次に結果がアナライザヘ送信さ
れる。
る。前記対に対応するアドレスが全てのエバルエータ及
び永久ユニットヘバスABを介して送信される。対はこれ
らの要素内で分析され、次に結果がアナライザヘ送信さ
れる。
永久ユニット及びエバルエータ内のメモリに記憶され
ているマトリクスのフォーマットを第１表に示す。最初
のｎ個のアドレスがトリプレットにより収容される。特
に、アドレス０は公式の主含意に対応するトリプレット
を含んでいる。これら３つの変数の値Vi,X、Vi,Y及びV
i,Zは各トリプレットｉに対して記憶される。続くアド
レスはアトムに使用される。値ｉが各アトムの語Ai内に
記憶される。アトムが存在する理由は語０内で少くとも
一度ユニークな各変数が発生しなければならないためで
ある。最終アドレスは定数０を記憶するのに使用され
る。
ているマトリクスのフォーマットを第１表に示す。最初
のｎ個のアドレスがトリプレットにより収容される。特
に、アドレス０は公式の主含意に対応するトリプレット
を含んでいる。これら３つの変数の値Vi,X、Vi,Y及びV
i,Zは各トリプレットｉに対して記憶される。続くアド
レスはアトムに使用される。値ｉが各アトムの語Ai内に
記憶される。アトムが存在する理由は語０内で少くとも
一度ユニークな各変数が発生しなければならないためで
ある。最終アドレスは定数０を記憶するのに使用され
る。
各語は第２表に従って分割される。EQCは変数が現在
例示化されている等価クラスを示す。Ｃ＝１は変数が定
数０に例示化されていることを示す。次に、EQCは無意
味であるが、０と仮定する。Ｎ＝１は変数が前記等価ク
ラスの否定もしくは定数に例示化されていることを示
す。次に、値を一般的に＜N,C,EQC＞として与える。
例示化されている等価クラスを示す。Ｃ＝１は変数が定
数０に例示化されていることを示す。次に、EQCは無意
味であるが、０と仮定する。Ｎ＝１は変数が前記等価ク
ラスの否定もしくは定数に例示化されていることを示
す。次に、値を一般的に＜N,C,EQC＞として与える。
２つの変数X,Yが＜NX,CXEQ,CX＞及び＜NY,CY,EQCY＞
の値を有するものとする。次に、次式が適用される。
の値を有するものとする。次に、次式が適用される。
−もし、NX＝NY、CY＝EQCYならば、Ｘ＝Ｙ（ＸはＹに等
しい） −もし、NX≠NY、CX＝CY、EQCX＝EQCYならば、Ｘ≠Ｙ
（ＸノットイコールＹ） −もし、NX＝０、CX＝１ならば、Ｘ＝０（Ｘは偽） −もし、NX＝１、CX＝１ならば、Ｘ＝１（Ｘは真） 最初に、ユニークな各変数Ｖがユニークな値＜0,0,AV
＞を有し、ここにAVは語０内でＶが見つかるマトリクス
内位置のアドレスである。従って、全式に対応する変数
が＜0,0,0＞の値を持たなければならない。
しい） −もし、NX≠NY、CX＝CY、EQCX＝EQCYならば、Ｘ≠Ｙ
（ＸノットイコールＹ） −もし、NX＝０、CX＝１ならば、Ｘ＝０（Ｘは偽） −もし、NX＝１、CX＝１ならば、Ｘ＝１（Ｘは真） 最初に、ユニークな各変数Ｖがユニークな値＜0,0,AV
＞を有し、ここにAVは語０内でＶが見つかるマトリクス
内位置のアドレスである。従って、全式に対応する変数
が＜0,0,0＞の値を持たなければならない。
＜NX,0,EQCX＞の値を有する変数をもう一つの変数とイ
コールかもしくはノットイコールな定数へ例示化するこ
とは、前記したようにその値を変えることにより行われ
る。Ｘにイコールもしくはノットイコールな全ての変数
がまだＸにイコールもしくはノットイコールなままでい
なければならないため、これら全ての値を対応する方法
で変えなければならない。従って、例示化は等価クラス
EQCV＝EQCXを有する全ての変数の値を変えることを意味
する。従って、例示化の対象は変数よりもむしろ等価ク
ラスである。以後、このような等価クラスは行先と呼ば
れ等価クラスはある値に例示化されたと言われる。
コールかもしくはノットイコールな定数へ例示化するこ
とは、前記したようにその値を変えることにより行われ
る。Ｘにイコールもしくはノットイコールな全ての変数
がまだＸにイコールもしくはノットイコールなままでい
なければならないため、これら全ての値を対応する方法
で変えなければならない。従って、例示化は等価クラス
EQCV＝EQCXを有する全ての変数の値を変えることを意味
する。従って、例示化の対象は変数よりもむしろ等価ク
ラスである。以後、このような等価クラスは行先と呼ば
れ等価クラスはある値に例示化されたと言われる。
機能 定理チェックは次の主ステージすなわちフェーズに分
割される。
割される。
−チャージング −イニシエーション −コピー −生成 −評価 −分析 −報告 シーケンスユニットが、残りのユニットからの信号に
より、これらのステージのいずれを実施すべきかを決定
する。
より、これらのステージのいずれを実施すべきかを決定
する。
3.1 チャージング チャージングステージ中に、前記マトリクスは外部デ
バイスから永久部内に組み入れられたメモリヘ転送され
る。この転送は従来の方法によって行うことができるた
め、ここでは説明しない。ハードウェアがこの転送を行
うのに必要なフローはフローシートに含まれていない。
バイスから永久部内に組み入れられたメモリヘ転送され
る。この転送は従来の方法によって行うことができるた
め、ここでは説明しない。ハードウェアがこの転送を行
うのに必要なフローはフローシートに含まれていない。
3.2 イニシエーション 定理チェックは外部開始信号により開始され、それは
イニシエーションが開始されたことを意味する。全式、
より精密にはその等価クラス、に対応する変数が永久ユ
ニット内で定数０に例示化される。
イニシエーションが開始されたことを意味する。全式、
より精密にはその等価クラス、に対応する変数が永久ユ
ニット内で定数０に例示化される。
等価クラスＤを値Ｖへ例示化することはシーケンス内
の全てのトリプレット及びアトムをアドレスすることに
より行われる。Ｄを含む語が見つかると、語はＶへ変え
られる。
の全てのトリプレット及びアトムをアドレスすることに
より行われる。Ｄを含む語が見つかると、語はＶへ変え
られる。
3.3 コピー コビーは一般的に各テストの最初のステージとしてイ
ニシエーションに続いて行われる。全てのエバルエータ
内のマトリクスの永久部全体がコピーされる。
ニシエーションに続いて行われる。全てのエバルエータ
内のマトリクスの永久部全体がコピーされる。
コピーは永久ユニット内の全てのトリプレット及びア
トムを逐次アドレスして行われる。トリプレット及び関
連するアドレスがバスCBを介して転送されてエバルエー
タヘ書き込まれる。
トムを逐次アドレスして行われる。トリプレット及び関
連するアドレスがバスCBを介して転送されてエバルエー
タヘ書き込まれる。
3.4 生成 コピーに続いて、エバルエータ内でテスト変数のタプ
レットの生成及びその例示化が行われる。各エバルエー
タは例示化のユニークな組合せをテスト変数へ与える。
レットの生成及びその例示化が行われる。各エバルエー
タは例示化のユニークな組合せをテスト変数へ与える。
ジェネレータ内に含まれるカウンタの数はタプレット
の数、Ｔ、に等しい。カウンタはその時点においてタプ
レットにどの変数が含まれるかを決定する。全テストを
繰り返さなければならないため、永久例示化が行われる
たびにカウンタはゼロにセットされる。他の点について
は、カウンタ組合せもしくはチェーンが生成プロセスご
とにステップする。
の数、Ｔ、に等しい。カウンタはその時点においてタプ
レットにどの変数が含まれるかを決定する。全テストを
繰り返さなければならないため、永久例示化が行われる
たびにカウンタはゼロにセットされる。他の点について
は、カウンタ組合せもしくはチェーンが生成プロセスご
とにステップする。
最初の変数はバスGBを介して全てのエバルエータヘ転
送される。各エバルエータは変数を定数０に例示化すべ
きか定数１に例示化すべきかを決定する。次に、全ての
エバルエータにおいて並行して例示化が行われる。この
手順は永久ユニットに適用したのと同じ原理に従って実
施される。全てのエバルエータの準備が完了すると、次
の変数が転送されタプレット内の全ての変数が例示化さ
れるまで手順は繰り返される。エバルエータはタプレッ
ト内の変数が各エバルエータ内のユニークな例示化の組
合せを得るように値を決定する。各エバルエータはこの
ためのユニークな数を有している。
送される。各エバルエータは変数を定数０に例示化すべ
きか定数１に例示化すべきかを決定する。次に、全ての
エバルエータにおいて並行して例示化が行われる。この
手順は永久ユニットに適用したのと同じ原理に従って実
施される。全てのエバルエータの準備が完了すると、次
の変数が転送されタプレット内の全ての変数が例示化さ
れるまで手順は繰り返される。エバルエータはタプレッ
ト内の変数が各エバルエータ内のユニークな例示化の組
合せを得るように値を決定する。各エバルエータはこの
ためのユニークな数を有している。
3.5 評価 生成に続いて評価が行われる。全てのエバルエータは
マトリクスを互いに独立して平行に評価するように作動
する。評価は２つの部分ステージ、すなわち適用できる
ルールの探索、及びこれらのルールに従った例示化、に
より行われる。
マトリクスを互いに独立して平行に評価するように作動
する。評価は２つの部分ステージ、すなわち適用できる
ルールの探索、及びこれらのルールに従った例示化、に
より行われる。
探索はトリプレットを逐次アドレスして実施される。
各トリプレットを調べて任意の例示化ルールもしくは終
端ルールが適用できるかどうかを確かめる。適用可能な
終端ルールが見つかると、評価プロセスは終端しターミ
ナル信号が出される。適用可能な例示化ルールが見つか
ると、探索が中断されルールに従って例示化が行われ
る。適用可能なルールが見つかることなくマトリクス全
体が探索されると、評価プロセスが終端する。
各トリプレットを調べて任意の例示化ルールもしくは終
端ルールが適用できるかどうかを確かめる。適用可能な
終端ルールが見つかると、評価プロセスは終端しターミ
ナル信号が出される。適用可能な例示化ルールが見つか
ると、探索が中断されルールに従って例示化が行われ
る。適用可能なルールが見つかることなくマトリクス全
体が探索されると、評価プロセスが終端する。
全トリプレットの調査を伴う前記原理に従って例示化
が行われる。ルール及びルールを適用するトリプレット
内の変数により例示化が決定される。例示化に続いて、
適用可能なルールの探索が最初から開始される。
が行われる。ルール及びルールを適用するトリプレット
内の変数により例示化が決定される。例示化に続いて、
適用可能なルールの探索が最初から開始される。
3.6 分析 全てのエバルエータが準備完了すると、分析が行われ
る。全てのエバルエータがターミナル信号を出す場合、
公式は論理的に真であるため、定理チェックは報告に切
り替る。他の場合には、テストが評価される。
る。全てのエバルエータがターミナル信号を出す場合、
公式は論理的に真であるため、定理チェックは報告に切
り替る。他の場合には、テストが評価される。
この評価の目的は全てのエバルエータに新たに到来す
る例示化を見つけ出すことである。バスABを介して全て
のエバルエータ及び永久ユニットヘアドレス対を送信す
ることにより、分析ユニットは全ての変数対を逐次表示
する。マトリクス内の語０内にある時点において全ての
変数が生じるため、この語を分析するのに充分である。
各エバルエータ及び永久ユニットは変数対がイコールに
例示されるかノットイコールに例示されるかをテストす
る。結果は分析ユニットヘ信号で知らされる。対が全て
のエバルエータにおいてイコールもしくはノットイコー
ルに例示されるが永久ユニットではそうでない場合に
は、対を永久ユニットにおいてそれぞれイコールもしく
はノットイコールに例示化しなければならない。例示化
は前記したようにして行われる。
る例示化を見つけ出すことである。バスABを介して全て
のエバルエータ及び永久ユニットヘアドレス対を送信す
ることにより、分析ユニットは全ての変数対を逐次表示
する。マトリクス内の語０内にある時点において全ての
変数が生じるため、この語を分析するのに充分である。
各エバルエータ及び永久ユニットは変数対がイコールに
例示されるかノットイコールに例示されるかをテストす
る。結果は分析ユニットヘ信号で知らされる。対が全て
のエバルエータにおいてイコールもしくはノットイコー
ルに例示されるが永久ユニットではそうでない場合に
は、対を永久ユニットにおいてそれぞれイコールもしく
はノットイコールに例示化しなければならない。例示化
は前記したようにして行われる。
分析ユニットも、マトリクス内の最後の変数、すなわ
ち常に０に例示化されている変数、を示すため、評価に
より新たに到来する０及び１への例示化がカバーされる
ことが保証される。
ち常に０に例示化されている変数、を示すため、評価に
より新たに到来する０及び１への例示化がカバーされる
ことが保証される。
全ての対を分析した後、定理チェッカーは２つの択一
的ステージの一方へ切り替わる。分析が永久例示化に到
達すると、全てのテストを最初から繰り返す必要があ
る。次に、コピーを行うように切り替えられて、ジェネ
レータ内のカウンタが０にセットされる。分析が永久例
示化へ導かれず可能な全てのテストがまだ実施されてい
ない場合には、新しい変数タプレットによりテストを実
施しなければならない。コピーへの切り替えはこの場合
にもなされる。この場合には、ジェネレータ内のカウン
タが前進ステップされる。分析が任意の永久例示化へ導
かれずに可能な全てのテストが実施されていると、公式
を論理的に真であるとして示すことができないため、定
理チェッカーは報告へ切り替る。
的ステージの一方へ切り替わる。分析が永久例示化に到
達すると、全てのテストを最初から繰り返す必要があ
る。次に、コピーを行うように切り替えられて、ジェネ
レータ内のカウンタが０にセットされる。分析が永久例
示化へ導かれず可能な全てのテストがまだ実施されてい
ない場合には、新しい変数タプレットによりテストを実
施しなければならない。コピーへの切り替えはこの場合
にもなされる。この場合には、ジェネレータ内のカウン
タが前進ステップされる。分析が任意の永久例示化へ導
かれずに可能な全てのテストが実施されていると、公式
を論理的に真であるとして示すことができないため、定
理チェッカーは報告へ切り替る。
3.7 報告 報告は定理チェックの結果だけが真理信号の形式で利
用できることが分ったことを意味する。
用できることが分ったことを意味する。
4. 詳細説明 4.1 接続 第３表に定理チェッカー内のさまざまなユニット間の
全ての接続を列挙する。バスの接続はバス名の後にコロ
ンとバス内の接続名を付して示す。大文字は１ビットよ
りも多い接続を示す。ワイヤドーアンドタイプの接続は
＆で示す。このような接続の場合には、全ての送信ユニ
ットが１の信号を送る場合のみ信号は１である。０は周
囲との通信を示す。
全ての接続を列挙する。バスの接続はバス名の後にコロ
ンとバス内の接続名を付して示す。大文字は１ビットよ
りも多い接続を示す。ワイヤドーアンドタイプの接続は
＆で示す。このような接続の場合には、全ての送信ユニ
ットが１の信号を送る場合のみ信号は１である。０は周
囲との通信を示す。
4.2 シーケンスユニット シーケンスユニットＳは第18図に従った状態遷移を有
する有限状態マシンである。
する有限状態マシンである。
状態はカウンタSCにより決定される。カウンタはデコ
ーダSD内で７つの異なる状態信号へデコードされる。連
続するコード化状態間の遷移はカウンタをステップさせ
て行われる。どの外部信号がカウンタをスナップさせた
りインデクスすることができるかは関連する状態に依存
し、セレクタSSにより選定される。非連続コード化状態
間の遷移はカウンタに定数０もしくは３をチャージして
行われる。どの外部信号がカウンタをチャージできるか
ということは関連する状態に依存し、ゲート諭理により
選定される。
ーダSD内で７つの異なる状態信号へデコードされる。連
続するコード化状態間の遷移はカウンタをステップさせ
て行われる。どの外部信号がカウンタをスナップさせた
りインデクスすることができるかは関連する状態に依存
し、セレクタSSにより選定される。非連続コード化状態
間の遷移はカウンタに定数０もしくは３をチャージして
行われる。どの外部信号がカウンタをチャージできるか
ということは関連する状態に依存し、ゲート諭理により
選定される。
フリップフロップSTFが定理チェックの結果を記憶す
る。フリップフロップは開始時に０セットされ、状態５
から状態０への遷移と共に１セットされる。
る。フリップフロップは開始時に０セットされ、状態５
から状態０への遷移と共に１セットされる。
信号“any inst"がアクティブの時に、信号“reset g
en"は状態６から状態３への遷移と共にジェネレータヘ
送られる。
en"は状態６から状態３への遷移と共にジェネレータヘ
送られる。
３個のレジスタSNR0、SNR1、SNR2はそれぞれいくつか
のトリプレット、Ｎ、いくつかのトリプレット＋アト
ム、Ｎ＋Ａ、及びいくつかのトリプレット＋アトム＋
１、Ｎ＋Ａ＋１を含んでいる。これらは、ここに記載し
ない、チャージステージ中にチャージされるものと考え
られる。
のトリプレット、Ｎ、いくつかのトリプレット＋アト
ム、Ｎ＋Ａ、及びいくつかのトリプレット＋アトム＋
１、Ｎ＋Ａ＋１を含んでいる。これらは、ここに記載し
ない、チャージステージ中にチャージされるものと考え
られる。
4.3 ジェネレータ 第４図に示すジェネレータは生成ステージにおいての
みアクティブである。
みアクティブである。
ユニットはテストタプル内の各変数に対するカウンタ
を含んでいる。GDC0…GDC（Ｔ−１）、ここにＴはタプ
ルサイズである。各カウンタはモジュロＮ＋Ａをカウン
トする。カウンタはチェーン結合され、先行カウンタが
０から再開する時にチェーン内のカウンタがステップす
るようにされている。
を含んでいる。GDC0…GDC（Ｔ−１）、ここにＴはタプ
ルサイズである。各カウンタはモジュロＮ＋Ａをカウン
トする。カウンタはチェーン結合され、先行カウンタが
０から再開する時にチェーン内のカウンタがステップす
るようにされている。
このシーケンスはモジュロｔをカウントするカウンタ
GSCにより行われる。カウンタはセレクタGDSを介してカ
ウンタGDC0…GDC（Ｔ−１）の中の１個を選定する。
GSCにより行われる。カウンタはセレクタGDSを介してカ
ウンタGDC0…GDC（Ｔ−１）の中の１個を選定する。
生成開始時にGSCは０の値を有している。次に、GDSに
よりGDC0が選定され、その値が“G:D"上に送信される。
この値はエバルエータ内で等価クラスとして解釈され
る。GSCの値が同時に“G:N"上に送信される。エバルエ
ータが送信データに従って例示化されると、ジェネレー
タは信号“eval ready"を受信し、GSCがステップされ
る。次に、ライン内の次のカウンタGDC1が選定されその
値が送信される。この手順は全てのカウンタが一度選定
されるまで繰り返される。信号“eval ready"が最後に
受信されると、GSCはキャリー信号を与えそれはカウン
タチェーンGDC0…GDC（Ｔ−１）をステップさせてシー
ケンスユニットヘ信号“gen ready"が送られる。
よりGDC0が選定され、その値が“G:D"上に送信される。
この値はエバルエータ内で等価クラスとして解釈され
る。GSCの値が同時に“G:N"上に送信される。エバルエ
ータが送信データに従って例示化されると、ジェネレー
タは信号“eval ready"を受信し、GSCがステップされ
る。次に、ライン内の次のカウンタGDC1が選定されその
値が送信される。この手順は全てのカウンタが一度選定
されるまで繰り返される。信号“eval ready"が最後に
受信されると、GSCはキャリー信号を与えそれはカウン
タチェーンGDC0…GDC（Ｔ−１）をステップさせてシー
ケンスユニットヘ信号“gen ready"が送られる。
イニシエーション中もしくはシーケンスユニットから
信号“reset gen"が受信される時にジェネレータがリセ
ットされる。ジェネレータがリセットされると、全ての
カウンタGDC0…GDC（Ｔ−１）が０にセットされる。
信号“reset gen"が受信される時にジェネレータがリセ
ットされる。ジェネレータがリセットされると、全ての
カウンタGDC0…GDC（Ｔ−１）が０にセットされる。
フリップフロップGMFはいくつかのテストが残ってい
るかどうかを示す。ジェネレータリセット時にフリップ
フロップは１にセットされ、カウンタチェーンGDC0…GD
C（Ｔ−１）がキャリー信号を与える時に０にセットさ
れる。フリップフロップの値は信号“more tests"の形
式でシーケンスユニットへ送られる。
るかどうかを示す。ジェネレータリセット時にフリップ
フロップは１にセットされ、カウンタチェーンGDC0…GD
C（Ｔ−１）がキャリー信号を与える時に０にセットさ
れる。フリップフロップの値は信号“more tests"の形
式でシーケンスユニットへ送られる。
4.4 永久ユニット 第５図に示す永久ユニットはイニシエーション、コピ
ー及び分析ステージにおいてアクティブとなる。分析に
は２つの部分ステージ、すなわち比較及び例示化が含ま
れる。
ー及び分析ステージにおいてアクティブとなる。分析に
は２つの部分ステージ、すなわち比較及び例示化が含ま
れる。
ユニットはマトリクスメモリPM、例示化部PI及び分析
部PCを含んでいる。
部PCを含んでいる。
マトリクスメモリはそれぞれ語０、１及び２を含む３
つの同じメモリPMX、PMY、PMZに分割されている。メモ
リの共通アドレスはセレクタPASにより選定される。全
てのメモリの入力データがセレクタPVSにより選定され
る。３個のメモリは別々のライト信号を有し、それらは
３個の並列セレクタPWSにより選定される。
つの同じメモリPMX、PMY、PMZに分割されている。メモ
リの共通アドレスはセレクタPASにより選定される。全
てのメモリの入力データがセレクタPVSにより選定され
る。３個のメモリは別々のライト信号を有し、それらは
３個の並列セレクタPWSにより選定される。
第６図に示す例示化部PIは各メモリに対するコンパレ
タを有している。PM内の３つのアドレスされた語はコン
パランドすなわち基準と比較される。語とコンパランド
との間に類似性が生じると、対応するメモリヘライト信
号が送られる。コンパランドはセレクタPDSにより選定
される（第５図）。
タを有している。PM内の３つのアドレスされた語はコン
パランドすなわち基準と比較される。語とコンパランド
との間に類似性が生じると、対応するメモリヘライト信
号が送られる。コンパランドはセレクタPDSにより選定
される（第５図）。
第７図に示す分析部PCはメモリPMXからの語を語の類
似性及び類似性否定についてすぐ先行してアドレスされ
た語と比較する。語はレジスタPDR及びPVR内に登録され
る（第５図）。定数（Ｃ＝１）を含む語が常にPVR内に
登録されることをクロスカウンタPCXが保証する（第７
図）。
似性及び類似性否定についてすぐ先行してアドレスされ
た語と比較する。語はレジスタPDR及びPVR内に登録され
る（第５図）。定数（Ｃ＝１）を含む語が常にPVR内に
登録されることをクロスカウンタPCXが保証する（第７
図）。
イニシエーション、コピー及び例示化と共にマトリク
スメモリPMをアドレスするのにモジュロＮ＋Ａ＋１をカ
ウントするカウンタPACが使用される。
スメモリPMをアドレスするのにモジュロＮ＋Ａ＋１をカ
ウントするカウンタPACが使用される。
２個のフリップフロップPIF1、PIF2は分析中に比較も
しくは例示化の部分ステージのいずれを実施すべきかを
決定するように作動する。これらのフリップフロップは
また類似性もしくは類似性否定例示化を行うべきかどう
かをも決定する。
しくは例示化の部分ステージのいずれを実施すべきかを
決定するように作動する。これらのフリップフロップは
また類似性もしくは類似性否定例示化を行うべきかどう
かをも決定する。
セレクタはさまざまなステージ中に第４表に従って起
動される。
動される。
等化クラスＤ＝EQCDをＶ＝＜NV,CV,EQCV＞の値へ例示
化することにより、全てのトリプレット及びアトムが探
索される。この探索は連続的にステップされるカウンタ
PACからPMをアドレスすることにより行われる。読み出
される語＜NR、CR、EQCR＞は例示化部PIにおいてコンパ
ランドEQCDと比較され、ノットコンスタント、CR＝０、
がマッチする語に対応してライト信号を起動する。この
ライト信号によりPM内のマッチする語が＜NRNV,CV,EQ
CV＞の値と置換され、ここにはモジュロ−２−合計を
示す。モジュロ−２−合計は否定素子PVNにより行われ
る。第８図に従った否定素子はその制御入力が１の時に
Ｎを変えることにより値を否定する。PM内の全てのトリ
プレット及びアトムがアドレスされていると、カウンタ
PACからキャリー信号が得られる。
化することにより、全てのトリプレット及びアトムが探
索される。この探索は連続的にステップされるカウンタ
PACからPMをアドレスすることにより行われる。読み出
される語＜NR、CR、EQCR＞は例示化部PIにおいてコンパ
ランドEQCDと比較され、ノットコンスタント、CR＝０、
がマッチする語に対応してライト信号を起動する。この
ライト信号によりPM内のマッチする語が＜NRNV,CV,EQ
CV＞の値と置換され、ここにはモジュロ−２−合計を
示す。モジュロ−２−合計は否定素子PVNにより行われ
る。第８図に従った否定素子はその制御入力が１の時に
Ｎを変えることにより値を否定する。PM内の全てのトリ
プレット及びアトムがアドレスされていると、カウンタ
PACからキャリー信号が得られる。
イニシエーションは前記方法により等価クラス０を定
数０へ例示化する。Ｄ及びＶは、前記表に従って、セレ
クタにより選定され、ここにDS＝０、VS＝＜0,1,0＞で
ある。イニシエーションステージが完了するとシーケン
スユニットヘ信号“perm ready"が送られる。
数０へ例示化する。Ｄ及びＶは、前記表に従って、セレ
クタにより選定され、ここにDS＝０、VS＝＜0,1,0＞で
ある。イニシエーションステージが完了するとシーケン
スユニットヘ信号“perm ready"が送られる。
コピーイングには連続的にステップされるカウンタPA
CによりマトリクスメモリPM全体を行毎にアドレスする
ことが伴う。行から読み出される語は、“C:A"上のアド
レスと共に、“C:VX"、“C:VY"、“C:VZ"上の全てのエ
バルエータへ送られる。コピーステージが完了すると、
シーケンスユニットヘ信号“perm ready"が送られる。
CによりマトリクスメモリPM全体を行毎にアドレスする
ことが伴う。行から読み出される語は、“C:A"上のアド
レスと共に、“C:VX"、“C:VY"、“C:VZ"上の全てのエ
バルエータへ送られる。コピーステージが完了すると、
シーケンスユニットヘ信号“perm ready"が送られる。
分析プロセスの比較ステージ中に、“A:A"の元で２つ
の連続サイクルにわたって比較される変数対の２つのア
ドレスが受信される。PMはこれらのアドレスにより逐次
アドレスされる。
の連続サイクルにわたって比較される変数対の２つのア
ドレスが受信される。PMはこれらのアドレスにより逐次
アドレスされる。
PMXから最初にアドレスされる語X0＝＜N0,C0,EQC0＞
はレジスタPCR内に登録され、次のサイクルに分析部PC
においてPMXからの第２のアドレス語Ｘ−１＝＜N1,C1,E
QC1＞と比較される。値が等しければ、X1≠X0、信号A:
イコールは送出されない。値がノットイコールであれ
ば、X1≠X0、信号A:equalは送出されない。否定の理由
は分析により永久ユニット内で類似性が見つからない場
合にエバルエータ内で類似性を見つけ出そうとするため
である。類似性否定は否定素子により決定される。可能
な例示化を行う目的で、最初にアドレスされる語内の等
価クラスがレジスタPDR内に登録され、最初の語読出し
が定数、C0＝１、でない場合には、最後の語読出しがレ
ジスタPVRに登録され、その場合登録は逆に行われる。
この登録の逆転はセレクタPCXにより行われる。しかし
ながら、PVR内のフィールドＮは常にN0N1に等しくさ
れる。モジュロ−２−合計は否定素子により行われる。
はレジスタPCR内に登録され、次のサイクルに分析部PC
においてPMXからの第２のアドレス語Ｘ−１＝＜N1,C1,E
QC1＞と比較される。値が等しければ、X1≠X0、信号A:
イコールは送出されない。値がノットイコールであれ
ば、X1≠X0、信号A:equalは送出されない。否定の理由
は分析により永久ユニット内で類似性が見つからない場
合にエバルエータ内で類似性を見つけ出そうとするため
である。類似性否定は否定素子により決定される。可能
な例示化を行う目的で、最初にアドレスされる語内の等
価クラスがレジスタPDR内に登録され、最初の語読出し
が定数、C0＝１、でない場合には、最後の語読出しがレ
ジスタPVRに登録され、その場合登録は逆に行われる。
この登録の逆転はセレクタPCXにより行われる。しかし
ながら、PVR内のフィールドＮは常にN0N1に等しくさ
れる。モジュロ−２−合計は否定素子により行われる。
分析の例示化ステージは信号“A:strobe"と組合せた
信号“A:equal"もしくは“A:nequal"の受信により開始
される。前のケースは最後に比較される対はイコールに
例示化されるべきことを意味し、後のケースはこの対が
ノットイコールに例示化されるべきことを意味する。そ
れぞれの場合に、フリップフロップPIF1もしくはPIF2が
１にセットされる。PDRがEQCDを含みPVRが＜NV、CV、EQ
CV＞を含む場合、EQCDは前のケースでは＜NV,CV,EQCV＞
へ例示化し後のケースでは＜1 NV,CV,EQCV＞へ例示化し
なければならない。否定はPVRの後の否定素子により行
われる。例示化は前記方法に従って行われる。例示化プ
ロセスが完了すると分析ユニットヘ“perm ready"信号
が送出される。
信号“A:equal"もしくは“A:nequal"の受信により開始
される。前のケースは最後に比較される対はイコールに
例示化されるべきことを意味し、後のケースはこの対が
ノットイコールに例示化されるべきことを意味する。そ
れぞれの場合に、フリップフロップPIF1もしくはPIF2が
１にセットされる。PDRがEQCDを含みPVRが＜NV、CV、EQ
CV＞を含む場合、EQCDは前のケースでは＜NV,CV,EQCV＞
へ例示化し後のケースでは＜1 NV,CV,EQCV＞へ例示化し
なければならない。否定はPVRの後の否定素子により行
われる。例示化は前記方法に従って行われる。例示化プ
ロセスが完了すると分析ユニットヘ“perm ready"信号
が送出される。
4.5 エバルエータ 第９図に従ったエバルエータはコピー、生成、評価及
び分析ステージにおいてアクティブとなる。評価ステー
ジは２つの部分ステージ、すなわち探索及び例示化、か
らなる。
び分析ステージにおいてアクティブとなる。評価ステー
ジは２つの部分ステージ、すなわち探索及び例示化、か
らなる。
各ユニットはマトリクスメモリEM、例示化部EI、ルー
ル部ER及び分析部ECを含んでいる。
ル部ER及び分析部ECを含んでいる。
永久メモリ内のメモりと同様に、マトリクスメモリは
それぞれ語0,1及び２を含む３個の同じメモリEMX,EMY、
EMZへ分割されている。前記メモリの共通アドレスはセ
レクタEASにより選定される。全てのメモリに対して入
力データが共通である場合には、メモリ入力データはセ
レクタEVS1を使用して３個の並列セレクタEVS2により選
定される。３個のメモリは別々のライト信号を有し、そ
れらは３個の並列セレクタEWSにより選定される。
それぞれ語0,1及び２を含む３個の同じメモリEMX,EMY、
EMZへ分割されている。前記メモリの共通アドレスはセ
レクタEASにより選定される。全てのメモリに対して入
力データが共通である場合には、メモリ入力データはセ
レクタEVS1を使用して３個の並列セレクタEVS2により選
定される。３個のメモリは別々のライト信号を有し、そ
れらは３個の並列セレクタEWSにより選定される。
第10図からお判りのように、例示化部は永久ユニット
の例示化部と同様な各メモリに対するコンパレタを有し
ている。EM内の３つのアドレスされた語はコンパランド
と比較される。語とコンパランドとの間に類似性が存在
すれば、対応するメモリヘライト信号が送出される。コ
ンパランドはセレクタEDSにより選定される（第９
図）。
の例示化部と同様な各メモリに対するコンパレタを有し
ている。EM内の３つのアドレスされた語はコンパランド
と比較される。語とコンパランドとの間に類似性が存在
すれば、対応するメモリヘライト信号が送出される。コ
ンパランドはセレクタEDSにより選定される（第９
図）。
ルール部ER（第12図）は条件部ERDP、ERDI、ERDT、帰
結部ERE及びセレクタ部ERDS、ERVSを含んでいる。条件
部はマトリクスメモリEM内のアドレスされたトリプレッ
トがルールの条件部を満すかどうかを確認し、満す場合
にはその旨を表示しもしくはターミナルを表示する。帰
結部は、それに基いて、どの例示化を行うべきかを確認
しセレクタをセットアウトする。
結部ERE及びセレクタ部ERDS、ERVSを含んでいる。条件
部はマトリクスメモリEM内のアドレスされたトリプレッ
トがルールの条件部を満すかどうかを確認し、満す場合
にはその旨を表示しもしくはターミナルを表示する。帰
結部は、それに基いて、どの例示化を行うべきかを確認
しセレクタをセットアウトする。
第11図に従った分析部ECはEMXからアドレスされた語
を、類似性もしくは類似性否定に関して、すぐ先行して
アドレスされた語と比較する。
を、類似性もしくは類似性否定に関して、すぐ先行して
アドレスされた語と比較する。
モジュロＮもしくはＮ＋ＡをカウントするカウンタEA
C（第９図）を使用して、生成、探索及び例示化ステー
ジと共にEMをアドレスする。
C（第９図）を使用して、生成、探索及び例示化ステー
ジと共にEMをアドレスする。
フリップフロップEIFは評価中に、探索もしくは例示
化の、いずれの部分ステージが行われるかを決定する。
化の、いずれの部分ステージが行われるかを決定する。
セレクタは第５表に従ってさまざまなステージ中に起
動される。
動される。
等価クラスＤ＝EQCDをＶ＝＜NV,CV,EQCV＞の値へ例示
化することには全てのトリプレット及びアトムを探索す
ることが伴う。その手順は永久ユニットの例示化と同じ
である。
化することには全てのトリプレット及びアトムを探索す
ることが伴う。その手順は永久ユニットの例示化と同じ
である。
EACは例示化ステージ中にモジュロＮ＋Ａをカウント
する。
する。
コピーを行う時、トリプレットは“C:A"上のアドレス
と共に“C:VX"、“C:VY"“C:VZ"上に受信される。EMは
受信される各トリプレットに対して受信されるアドレス
によりアドレスされ、トリプレットが書き込まれる。
と共に“C:VX"、“C:VY"“C:VZ"上に受信される。EMは
受信される各トリプレットに対して受信されるアドレス
によりアドレスされ、トリプレットが書き込まれる。
例示化される変数、より詳細にはその等価クラス、は
“G:N"上のタプレットの変数番号と共に生成ステージ内
の各ステップに対して“G:D"上に受信される。この番号
はその入力が２進形式の各エバルエータの番号からなる
セレクタEVGSを導く。選定ビットが０であれば、定数０
へ例示化しなければならず、さもなくば定数１へ例示化
しなければならない。このようにして、タプルすなわち
変数の順序付けられたシーケンスは各エバルエータ内に
ユニークな例示化の組合せを得ることになる。次に、前
記した方法で例示化が行われる。例示化が完了すると、
“eval ready"信号がジェネレータヘ送られる。
“G:N"上のタプレットの変数番号と共に生成ステージ内
の各ステップに対して“G:D"上に受信される。この番号
はその入力が２進形式の各エバルエータの番号からなる
セレクタEVGSを導く。選定ビットが０であれば、定数０
へ例示化しなければならず、さもなくば定数１へ例示化
しなければならない。このようにして、タプルすなわち
変数の順序付けられたシーケンスは各エバルエータ内に
ユニークな例示化の組合せを得ることになる。次に、前
記した方法で例示化が行われる。例示化が完了すると、
“eval ready"信号がジェネレータヘ送られる。
評価プロセスの探索ステージ中に、ルールの条件部の
一つを満すトリプレットが満足されるまで全てのトリプ
レットが探索される。EMは連続的にステップするEACに
よりアドレスされる。探索中、EACはモジュロＮをカウ
ントする。読み出される語はルール部の条件部により分
析される。プリデコーダERDP（第13図）が定数もしくは
非定数値について３つのアドレスされた語を個別に調
べ、且つイコールもしくはノットイコール値について対
で調べる。例示化デコーダERDI（第14図）は一つの例示
化ルールの条件が満されたかどうかに関してERDPからの
結果を調べる。条件の概要を第６図に記載する。条件が
満されるとルールが示される。ORゲートチェーンが最大
限一つの表示を与えるのを保証するように作動する。一
つのORゲートが例示化ルールが表示されているかどうか
を決定するように作動する。同様に、ターミナルデータ
ERDT（第15図）はターミナルルール内の条件部が満され
るかどうかに関してEDRPからの結果を調べる。条件の概
要を第７表に示す。条件が満されるとルールが示され
る。ORゲートがターミナルルールが示されるかどうかを
決定する。帰結部ERE（第16図）はERDI内に示されるル
ールに基いて例示化を実施すべき方法を決定する。結論
の概要を第６表に示す。結果は例示化される変数として
の語０、１もしくは２の中の一つの表示、例示化の値と
しての語０、１、２もしくは定数０の表示及び否定表示
である。この表示によりセレクタEDRS、ERVSが始動して
表示された語を選定し、恐らく値を否定する。表示され
る変数が＜ND、CD、EQCD＞であれば、表示される値は＜
NV,CV,EQCV＞であり、否定表示はＮで表わされ、例示化
対象は等価クラスEQCD及び表示される例示化値＜ＮND
NV、C1、EQC1＞である。後者は表示値を否定する２個の
否定素子により得られる。生成プロセス中にフリップフ
ロップETFは０にセットされる。ターミナルが発見され
ると、フリップフロップETFは１にセットされ“eval te
rm"信号がシーケンスユニットヘ送出される。適用可能
な例示化ルールが見つかると、フリップフロップEIFが
１にセットされその後評価プロセスの例示化ステージが
開始される。適用可能な例示化ルールが見つからずにEM
内の全てのトリプレットが探索されると、EACからのキ
ャリー信号はシーケンスユニットヘ送出される“eval r
eady"信号となる。
一つを満すトリプレットが満足されるまで全てのトリプ
レットが探索される。EMは連続的にステップするEACに
よりアドレスされる。探索中、EACはモジュロＮをカウ
ントする。読み出される語はルール部の条件部により分
析される。プリデコーダERDP（第13図）が定数もしくは
非定数値について３つのアドレスされた語を個別に調
べ、且つイコールもしくはノットイコール値について対
で調べる。例示化デコーダERDI（第14図）は一つの例示
化ルールの条件が満されたかどうかに関してERDPからの
結果を調べる。条件の概要を第６図に記載する。条件が
満されるとルールが示される。ORゲートチェーンが最大
限一つの表示を与えるのを保証するように作動する。一
つのORゲートが例示化ルールが表示されているかどうか
を決定するように作動する。同様に、ターミナルデータ
ERDT（第15図）はターミナルルール内の条件部が満され
るかどうかに関してEDRPからの結果を調べる。条件の概
要を第７表に示す。条件が満されるとルールが示され
る。ORゲートがターミナルルールが示されるかどうかを
決定する。帰結部ERE（第16図）はERDI内に示されるル
ールに基いて例示化を実施すべき方法を決定する。結論
の概要を第６表に示す。結果は例示化される変数として
の語０、１もしくは２の中の一つの表示、例示化の値と
しての語０、１、２もしくは定数０の表示及び否定表示
である。この表示によりセレクタEDRS、ERVSが始動して
表示された語を選定し、恐らく値を否定する。表示され
る変数が＜ND、CD、EQCD＞であれば、表示される値は＜
NV,CV,EQCV＞であり、否定表示はＮで表わされ、例示化
対象は等価クラスEQCD及び表示される例示化値＜ＮND
NV、C1、EQC1＞である。後者は表示値を否定する２個の
否定素子により得られる。生成プロセス中にフリップフ
ロップETFは０にセットされる。ターミナルが発見され
ると、フリップフロップETFは１にセットされ“eval te
rm"信号がシーケンスユニットヘ送出される。適用可能
な例示化ルールが見つかると、フリップフロップEIFが
１にセットされその後評価プロセスの例示化ステージが
開始される。適用可能な例示化ルールが見つからずにEM
内の全てのトリプレットが探索されると、EACからのキ
ャリー信号はシーケンスユニットヘ送出される“eval r
eady"信号となる。
例示化は評価プロセスの例示化ステージ中にERから得
られる結果に従って行われる。例示化プロセスは前記し
た方法で行われる。このプロセスが完了すると、フリッ
プフロップEIFは０にセットされ、探索は最初から繰り
返される。
られる結果に従って行われる。例示化プロセスは前記し
た方法で行われる。このプロセスが完了すると、フリッ
プフロップEIFは０にセットされ、探索は最初から繰り
返される。
分析中に、比較される変数対の２つのアドレスが２つ
の連続サイクル中に“Ａ−A"上に受信される。EMはこれ
らのアドレスにより逐次アドレスされる。EMXから最初
にアドレスされる語X0＝＜N0,C0 EQC0＞はレジスタECR
に登録され、次のサイクルで、ECにおいてEMXから２番
目にアドレスされる語X1＝＜N1,C1,EQCV1＞と比較され
る。値が等しければ、X1＝X0、A:equa1信号が送出され
る。値がノットイコール、X1≠X0、であれば、A:nequal
信号が送出される。しかしながら、フリップフロップET
Fが１にセットされると、すなわちターミナルが見つか
ると、A:equal及びA:nequalが常に送出される。
の連続サイクル中に“Ａ−A"上に受信される。EMはこれ
らのアドレスにより逐次アドレスされる。EMXから最初
にアドレスされる語X0＝＜N0,C0 EQC0＞はレジスタECR
に登録され、次のサイクルで、ECにおいてEMXから２番
目にアドレスされる語X1＝＜N1,C1,EQCV1＞と比較され
る。値が等しければ、X1＝X0、A:equa1信号が送出され
る。値がノットイコール、X1≠X0、であれば、A:nequal
信号が送出される。しかしながら、フリップフロップET
Fが１にセットされると、すなわちターミナルが見つか
ると、A:equal及びA:nequalが常に送出される。
4.6 分析 アナライザＡ（第17図）は分析ステージにおいてのみ
アクティブとなる。ユニットは分析される対、AAC0、AA
C1、内の各変数に対するカウンタを含んでいる。各カウ
ンタはモジュロＮ＋Ａをカウントする。カウンタは互い
にカウンタチェーンを形成するように接続されており、
チェーン内の１個のカウンタは先行カウンタが０から再
開する時にスナップするようにされている。
アクティブとなる。ユニットは分析される対、AAC0、AA
C1、内の各変数に対するカウンタを含んでいる。各カウ
ンタはモジュロＮ＋Ａをカウントする。カウンタは互い
にカウンタチェーンを形成するように接続されており、
チェーン内の１個のカウンタは先行カウンタが０から再
開する時にスナップするようにされている。
１ビットカウンタASCがセレクタAASを介してカウンタ
AAC0、AAC1の一方を交互に選定する。
AAC0、AAC1の一方を交互に選定する。
フリップフロップAIFは比較もしくは例示化を実施す
べきかどうかを決定する。
べきかどうかを決定する。
フリップフロップAAIFは分析ステージ中に例示化が実
施されたかどうかを表示する。
施されたかどうかを表示する。
分析が開始するとフリップフロップAIFは０にセット
され、それは比較を行うべきことを意味する。AAIF及び
カウンタAAC0、AAC1は０にセットされる。ASCがステッ
プするため、AAC0、AAC1上の値は逐次“A:A"上に送出さ
れる。ASCLから受信されるキャリー信号により発生され
る“A:strobe"信号により完全な対が送信されたという
事実が表示される。キャリー信号によりカウンタチェー
ンAAC0、AAC1もステップされる。エバルエータ及び永久
ユニットで行われる比較の結果は“A:equal"及び“A:ne
qual"上に受信される。これらの一方がアクティブであ
るとAIFは１にセットされ、その後永久ユニット内で例
示化が行われる。AAIFも１にセットされ、それにより
“any inst"信号がシーケンスユニットヘ送出される。
“A:equal"も“A:nequal"もアクティブでなければ、次
の対に対して手順が繰り返される。
され、それは比較を行うべきことを意味する。AAIF及び
カウンタAAC0、AAC1は０にセットされる。ASCがステッ
プするため、AAC0、AAC1上の値は逐次“A:A"上に送出さ
れる。ASCLから受信されるキャリー信号により発生され
る“A:strobe"信号により完全な対が送信されたという
事実が表示される。キャリー信号によりカウンタチェー
ンAAC0、AAC1もステップされる。エバルエータ及び永久
ユニットで行われる比較の結果は“A:equal"及び“A:ne
qual"上に受信される。これらの一方がアクティブであ
るとAIFは１にセットされ、その後永久ユニット内で例
示化が行われる。AAIFも１にセットされ、それにより
“any inst"信号がシーケンスユニットヘ送出される。
“A:equal"も“A:nequal"もアクティブでなければ、次
の対に対して手順が繰り返される。
例示化ステージ中に分析ユニットはパッシブのままで
ある。永久ユニットから“perm ready"信号が受信され
るとAIFは０にセットされ、前記したように比較手順が
継続される。
ある。永久ユニットから“perm ready"信号が受信され
るとAIFは０にセットされ、前記したように比較手順が
継続される。
全ての対が調べられると、カウンタチェーンAAC0、AA
C1からキャリー信号が受信される。これにより分析ステ
ージが終止し“anal ready"信号がシーケンスユニット
ヘ送出される。
C1からキャリー信号が受信される。これにより分析ステ
ージが終止し“anal ready"信号がシーケンスユニット
ヘ送出される。
前記装置及び方法は実際上、例えば、電気的システム
の構成がシステム仕様と一致するかどうかをチェックす
るのに使用することができる。システム解法は公式項目
で記述することができ、それは次に仕様公式と比較さ
れ、システム機能が仕様と合致するかどうかを確認する
ことができる。仕様を公式項目へ変換することは前から
知られている。例えば、1938年、Trans.Amer.Inst.Elec
t.Eng.第57巻、第713〜723頁、“リレー及びスイッチン
グ回路のシンボリック分析”参照。
の構成がシステム仕様と一致するかどうかをチェックす
るのに使用することができる。システム解法は公式項目
で記述することができ、それは次に仕様公式と比較さ
れ、システム機能が仕様と合致するかどうかを確認する
ことができる。仕様を公式項目へ変換することは前から
知られている。例えば、1938年、Trans.Amer.Inst.Elec
t.Eng.第57巻、第713〜723頁、“リレー及びスイッチン
グ回路のシンボリック分析”参照。
しかしながら、本発明の方法及び装置の理解を助ける
目的でシャノンの名前を挙げたい。
目的でシャノンの名前を挙げたい。
いわゆるカウンタモデルに対するニーズがあり、公式
がトートジャスでない場合には、本方法は例えば満足度
チェックプロセス等のいわゆる“バックトラッキング”
プロセスにも応用することができる。
がトートジャスでない場合には、本方法は例えば満足度
チェックプロセス等のいわゆる“バックトラッキング”
プロセスにも応用することができる。
第１図は本発明のシーケンスを示すフロー図、第２図は
本発明の装置の略ブロック図、第３図はシーケンスユニ
ットＳの略ブロック図、第４図はジェネレータＧの略ブ
ロック図、第５図は永久ユニットＰの略ブロック図、第
６図は永久ユニットＰ内の例示化部の略ブロック図、第
７図は永久ユニット内のアナライザ部のブロック図、第
８図は否定素子の略ブロック図、第９図はエバルエータ
Ｅの略ブロック図、第10図はエバルエータＥ内の例示化
部の略ブロック図、第11図はエバルエータＥ内のアナラ
イザ部の略ブロック図、第12図はエバルエータＥ内のル
ール部の略ブロック図、第13図はプリレコーダの略ブロ
ック図、第14図は例示デコーダの略ブロック図、第15図
はターミナルデコーダの略ブロック図、第16図は帰結部
の略ブロック図、第17図はアナライザＡの略ブロック
図、第18図はシーケンスユニットの状態グラフを示す図
である。 ［参照符号の説明］ Ｓ…シーケンスユニット Ｇ…ジェネレータ Ｐ…永久ユニット Ａ…アナライザ E0〜Ｅ（Ｑ−１）…エバルエータ SC,GDC0〜GDC（Ｔ−１）,GSC,PAC,EAC,AAC0,AAC1…カウ
ンタ SD…デコーダ SS,GDS,PAS,PVS,PWS,PDS,PCX,EAS,EVS2,EVS1,EWS,EDS,E
VGS,ERDS,ERVS,EDRS…セレクタ STF,GMF,PIF1,PIF2,EIF,ETF,AAlF,AIF…フリップフロッ
プ SNR0,SNR1,SNR2,PDR,PVR…レジスタ PM…マトリクスメモリ PI,EI…例示化部 PC,EC…分析部 PMX,PMY,PMZ,EMX,EMY,EMZ…メモリ PCX…クロスカウンタ PM,EM…マトリクスメモリ PVN…否定素子 ER…ルール部 ERDP,ERDI,ERDT…条件部 ERE…帰結部 ERDS,ERVS…セレクタ部 ERDP…プリデコーダ ERDI…例示化デコーダ ERDT…ターミナルデコーダ
本発明の装置の略ブロック図、第３図はシーケンスユニ
ットＳの略ブロック図、第４図はジェネレータＧの略ブ
ロック図、第５図は永久ユニットＰの略ブロック図、第
６図は永久ユニットＰ内の例示化部の略ブロック図、第
７図は永久ユニット内のアナライザ部のブロック図、第
８図は否定素子の略ブロック図、第９図はエバルエータ
Ｅの略ブロック図、第10図はエバルエータＥ内の例示化
部の略ブロック図、第11図はエバルエータＥ内のアナラ
イザ部の略ブロック図、第12図はエバルエータＥ内のル
ール部の略ブロック図、第13図はプリレコーダの略ブロ
ック図、第14図は例示デコーダの略ブロック図、第15図
はターミナルデコーダの略ブロック図、第16図は帰結部
の略ブロック図、第17図はアナライザＡの略ブロック
図、第18図はシーケンスユニットの状態グラフを示す図
である。 ［参照符号の説明］ Ｓ…シーケンスユニット Ｇ…ジェネレータ Ｐ…永久ユニット Ａ…アナライザ E0〜Ｅ（Ｑ−１）…エバルエータ SC,GDC0〜GDC（Ｔ−１）,GSC,PAC,EAC,AAC0,AAC1…カウ
ンタ SD…デコーダ SS,GDS,PAS,PVS,PWS,PDS,PCX,EAS,EVS2,EVS1,EWS,EDS,E
VGS,ERDS,ERVS,EDRS…セレクタ STF,GMF,PIF1,PIF2,EIF,ETF,AAlF,AIF…フリップフロッ
プ SNR0,SNR1,SNR2,PDR,PVR…レジスタ PM…マトリクスメモリ PI,EI…例示化部 PC,EC…分析部 PMX,PMY,PMZ,EMX,EMY,EMZ…メモリ PCX…クロスカウンタ PM,EM…マトリクスメモリ PVN…否定素子 ER…ルール部 ERDP,ERDI,ERDT…条件部 ERE…帰結部 ERDS,ERVS…セレクタ部 ERDP…プリデコーダ ERDI…例示化デコーダ ERDT…ターミナルデコーダ
フロントページの続き (56)参考文献 情報処理学会編，「情報処理ハンドブ ック」，第１版，株式会社オーム社, 1989年５月30日，ｐ．８ 情報処理学会全国大会講演論文集，Ｖ ｏｌ．27ｔｈ，Ｎｏ．１，1983年，ｐ. 377−378 (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 11/22 - 11/26 G06F 15/60
Claims (3)
- 【請求項１】いわゆるトートロジーチェックにおいて、
ブール式内の変数に対する可能な全ての真理値０及び１
の指定に対して公式が真となるかどうかを確証するため
の装置において、定理チェックデバイス（TB）は残りの
接続されたユニットからの情報に基いて一連のステージ
の中のどのステージを実施すべきかを決定するシーケン
スユニット（Ｓ）と、通信バスを介してシーケンスユニ
ットに接続され順序ずけられた変数（トリプレット）シ
ーケンスを生成するように作動するジェネレータ（Ｇ）
と、トリプレット内の変数に対応するアドレス語を各メ
モリに記憶するメモリファシリティとを含み、テスト変
数のタプルを例示することができる定数値の各組合せが
算術ユニット、エバルエータ（Ｅ）、内で処理され、前
記各エバルエータは永久ユニットのメモリファシリティ
に対応する種類のメモリファシリティ、計算を評価する
ための全ての変数対を生成するように作動するアナライ
ザ（Ａ）を含み、バス（AB）を介して全てのエバルエー
タ及び永久ユニットヘアドレスが送出され、その後前記
エバルエータ及び永久ユニットにおいて変数対の分析が
行われ分析結果が前記アナライザへ送出される、ことを
特徴とするトートロジーチェック装置。 - 【請求項２】請求項（１）記載の装置において、永久ユ
ニット（Ｐ）は、前記メモリファシリティの他に、例示
化部及び分析部を含むことを特徴とするトートロジーチ
ェック装置。 - 【請求項３】請求項（１）記載の装置において、前記エ
バルエータ（Ｅ）は、前記メモリファシリティの他に、
例示化部、ルール部及び分析部を含む、トートロジーチ
ェック装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SE8902191A SE467076B (sv) | 1989-06-16 | 1989-06-16 | Saett och anordning foer teorembevisning |
| SE8902191-9 | 1989-06-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0329034A JPH0329034A (ja) | 1991-02-07 |
| JP3046611B2 true JP3046611B2 (ja) | 2000-05-29 |
Family
ID=20376307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2157416A Expired - Lifetime JP3046611B2 (ja) | 1989-06-16 | 1990-06-15 | トートロジーチェック装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5276897A (ja) |
| EP (1) | EP0403454B1 (ja) |
| JP (1) | JP3046611B2 (ja) |
| CA (1) | CA2018828C (ja) |
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| SE (1) | SE467076B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5974462A (en) * | 1997-03-28 | 1999-10-26 | International Business Machines Corporation | Method and apparatus for controlling the number of servers in a client/server system |
| US7216306B1 (en) | 1999-03-24 | 2007-05-08 | Zhe Li | Checkpoint restart method using condensed partial results by determining boolean constant subsets |
| US6415430B1 (en) | 1999-07-01 | 2002-07-02 | Nec Usa, Inc. | Method and apparatus for SAT solver architecture with very low synthesis and layout overhead |
| US7073143B1 (en) | 2000-11-06 | 2006-07-04 | Cadence Design Systems, Inc. | Solving constraint satisfiability problem for circuit designs |
| US6618841B1 (en) | 2000-11-06 | 2003-09-09 | Verplex Systems, Inc. | Non-assignable signal support during formal verification of circuit designs |
| US7653520B2 (en) * | 2002-07-19 | 2010-01-26 | Sri International | Method for combining decision procedures with satisfiability solvers |
| US7120569B2 (en) * | 2003-05-19 | 2006-10-10 | Javier Armando Arroyo-Figueroa | Sequential machine for solving boolean satisfiability (SAT) problems in linear time |
| US8001072B2 (en) * | 2008-06-19 | 2011-08-16 | Microsoft Corporation | Determining satisfiability of a function with arbitrary domain constraints |
| US9685959B2 (en) | 2014-09-12 | 2017-06-20 | Ecole Polytechnique Federale De Lausanne (Epfl) | Method for speeding up boolean satisfiability |
Family Cites Families (7)
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|---|---|---|---|---|
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