JPH03282901A - サーボ制御装置 - Google Patents
サーボ制御装置Info
- Publication number
- JPH03282901A JPH03282901A JP8560290A JP8560290A JPH03282901A JP H03282901 A JPH03282901 A JP H03282901A JP 8560290 A JP8560290 A JP 8560290A JP 8560290 A JP8560290 A JP 8560290A JP H03282901 A JPH03282901 A JP H03282901A
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- servo control
- memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、油圧アクチュエータや電動機等に使用するサ
ーボ制御装置に関する。
ーボ制御装置に関する。
［従来技術］
従来、油圧アクチュエータや電動機等のサーボ制御装置
は、単一のプロセッサシステムでサーボ制御部、指令部
を構成したり、指令部とサーボ制御部との間をパラレル
あるいはシリアル通信で接続したマルチプロセッサシス
テムを構成したりしている。また、他のマルチプロセッ
サシステムとして、指令部とサーボ制御部との間にポー
トを切り替えて使用する共有メモリを接続することによ
りデータの授受を行うものも使用されている。
は、単一のプロセッサシステムでサーボ制御部、指令部
を構成したり、指令部とサーボ制御部との間をパラレル
あるいはシリアル通信で接続したマルチプロセッサシス
テムを構成したりしている。また、他のマルチプロセッ
サシステムとして、指令部とサーボ制御部との間にポー
トを切り替えて使用する共有メモリを接続することによ
りデータの授受を行うものも使用されている。
［発明が解決しようとする課題］
上記従来のサーボ制御装置のうち、単一のプロセッサシ
ステムで構成するサーボ制御装置は、プロセッサの負担
が大きく、複雑なサーボ制御のための演算を行わせる余
裕を得ることができない。
ステムで構成するサーボ制御装置は、プロセッサの負担
が大きく、複雑なサーボ制御のための演算を行わせる余
裕を得ることができない。
また、指令部とサーボ制御部との間をパラレルあるいは
シリアルで接続するサーボ制御装置については、主に通
信を行うために必要な部分で無駄な時間が費やされるた
め、応答のレスポンスが悪くなるという問題点があった
。更に、指令部とサーボ制御部との間に共有メモリを設
けたサーボ制御回路についても、共有メモリを切り替え
て使用するため待ち時間が生じ、応答のレスポンスが悪
くなるという問題点があった。
シリアルで接続するサーボ制御装置については、主に通
信を行うために必要な部分で無駄な時間が費やされるた
め、応答のレスポンスが悪くなるという問題点があった
。更に、指令部とサーボ制御部との間に共有メモリを設
けたサーボ制御回路についても、共有メモリを切り替え
て使用するため待ち時間が生じ、応答のレスポンスが悪
くなるという問題点があった。
本発明は、上記のような従来技術の欠点を解消するため
に創案されたものであり、マルチプロセッサによる高速
化と、プロセッサ間のデータ授受の高速化により制御性
能を向上することができるサーボ制御装置を提供するこ
とを目的とする。
に創案されたものであり、マルチプロセッサによる高速
化と、プロセッサ間のデータ授受の高速化により制御性
能を向上することができるサーボ制御装置を提供するこ
とを目的とする。
［課題を解決するための手段］
上記目的を達成するために、本発明におけるサーボ制御
装置は、マイクロプロセッサよりなる指令部と、マイク
ロプロセッサよりなるサーボ制御部と、上記二つのマイ
クロプロセッサ間に接続されたマルチポートメモリを有
する。このマルチポートメモリは書き込み側と読み出し
側にそれぞれアドレスデコーダ、マルチプレクサ及び３
ステートバツフアを有し、メモリアレイに対して書き込
み側と読み出し側がそれぞれ独立してアクセスすること
ができる。
装置は、マイクロプロセッサよりなる指令部と、マイク
ロプロセッサよりなるサーボ制御部と、上記二つのマイ
クロプロセッサ間に接続されたマルチポートメモリを有
する。このマルチポートメモリは書き込み側と読み出し
側にそれぞれアドレスデコーダ、マルチプレクサ及び３
ステートバツフアを有し、メモリアレイに対して書き込
み側と読み出し側がそれぞれ独立してアクセスすること
ができる。
［作用コ
本発明におけるサーボ制御装置は以上のように構成され
、指令部からの位置や速度等の指令が指令部データバス
を通じてマルチポートメモリに書き込まれ、サーボ制御
部は必要とする時刻に互いの影響を受けずにマルチポー
トメモリからそれぞれサーボ制御部データバスを通じて
現在の位置や速度等のデータを受は取る。一方、それぞ
れのサーボ制御部は現在の位置や速度等のデータをマル
チポートメモリに書き込み、指令部は必要とする時刻に
マルチポートメモリからそれらのデータを受は取ること
ができ、指令部はそれらのデータを利用して各アクチュ
エータ相互の関係をコントロールする。
、指令部からの位置や速度等の指令が指令部データバス
を通じてマルチポートメモリに書き込まれ、サーボ制御
部は必要とする時刻に互いの影響を受けずにマルチポー
トメモリからそれぞれサーボ制御部データバスを通じて
現在の位置や速度等のデータを受は取る。一方、それぞ
れのサーボ制御部は現在の位置や速度等のデータをマル
チポートメモリに書き込み、指令部は必要とする時刻に
マルチポートメモリからそれらのデータを受は取ること
ができ、指令部はそれらのデータを利用して各アクチュ
エータ相互の関係をコントロールする。
［実施例］
本発明のサーボ制御装置を図面により説明すると、第１
図において、指令部１及びサーボ制御部３−１．３−２
、・・・・・・３−ｎは各々マイクロプロセッサシステ
ムで構成され、この指令部１とサーボ制御部３−１．３
−２、・・・−・−３−ｎは入力と出力のそれぞれが互
いに任意時刻にアクセスすることができるマルチポート
メモリ２．２−１．２２、・・・・・・２−ｎで接続さ
れている。
図において、指令部１及びサーボ制御部３−１．３−２
、・・・・・・３−ｎは各々マイクロプロセッサシステ
ムで構成され、この指令部１とサーボ制御部３−１．３
−２、・・・−・−３−ｎは入力と出力のそれぞれが互
いに任意時刻にアクセスすることができるマルチポート
メモリ２．２−１．２２、・・・・・・２−ｎで接続さ
れている。
第２図はマルチポートメモリ２の一例であり、一方のマ
イクロプロセッサシステムのデータバスライン６がメモ
リアレイ９のデータ入力に接続され、このメモリアレイ
９のゲートにはそのマイクロプロセッサシステムのアド
レスバスライン７に接続されたアドレスデコーダ１０の
出力端子が接続されている。そして、書き込みイネーブ
ル端子８に書き込み許可信号を与えると、アドレスバス
ライン７の書き込み番地はアドレスデコーダ１０を通じ
てメモリアレイ９の特定の番地を指定し、そこへデータ
バスライン６のデータが書き込まれる。
イクロプロセッサシステムのデータバスライン６がメモ
リアレイ９のデータ入力に接続され、このメモリアレイ
９のゲートにはそのマイクロプロセッサシステムのアド
レスバスライン７に接続されたアドレスデコーダ１０の
出力端子が接続されている。そして、書き込みイネーブ
ル端子８に書き込み許可信号を与えると、アドレスバス
ライン７の書き込み番地はアドレスデコーダ１０を通じ
てメモリアレイ９の特定の番地を指定し、そこへデータ
バスライン６のデータが書き込まれる。
一方、メモリアレイ９は複数個のマルチプレクサ１１に
接続され、それぞれのマルチプレクサ１１−１．１１−
２、・・・・・・１１−ｎの出力が独立した複数のマイ
クロプロセッサシステムに入力される。それぞれのマル
チプレクサ１１−１．１１−１、・・・・・・１１−ｎ
はそれぞれのマイクロプロセッサシステムのアドレスバ
スライン１６に接続されたアドレスデコーダ１２によっ
て制御され、それぞれの読み出し側は独立に動作し、影
響を及ぼしあうことがない。このとき、アドレスバスラ
イン１６の読み出し番地はアドレスデコーダ１２を通じ
てメモリアレイ９の出力の中から特定の番地に関するも
のをマルチプレクサ１１で選択し、出力イネーブル信号
端子１５に出力許可信号が与えられると、３ステートバ
ツフア１３を介して出力側データバスライン１４にその
番地のデータが出力される。
接続され、それぞれのマルチプレクサ１１−１．１１−
２、・・・・・・１１−ｎの出力が独立した複数のマイ
クロプロセッサシステムに入力される。それぞれのマル
チプレクサ１１−１．１１−１、・・・・・・１１−ｎ
はそれぞれのマイクロプロセッサシステムのアドレスバ
スライン１６に接続されたアドレスデコーダ１２によっ
て制御され、それぞれの読み出し側は独立に動作し、影
響を及ぼしあうことがない。このとき、アドレスバスラ
イン１６の読み出し番地はアドレスデコーダ１２を通じ
てメモリアレイ９の出力の中から特定の番地に関するも
のをマルチプレクサ１１で選択し、出力イネーブル信号
端子１５に出力許可信号が与えられると、３ステートバ
ツフア１３を介して出力側データバスライン１４にその
番地のデータが出力される。
次に、第１図のサーボ制御回路の動作を説明すると、指
令部１からの位置や速度等の指令は、指令部データバス
４を通じてマルチポートメモリ２に書き込まれ、サーボ
制御部３−１．３−２、・・・・・・３−ｎは、必要と
する時刻に互いの影響を受けずにマルチポートメモリ２
からそれぞれサーボ制御部データバス５−１．５−２、
・・・−・・５−ｎを通じて位置や速度等の指令を受は
取ることができる。
令部１からの位置や速度等の指令は、指令部データバス
４を通じてマルチポートメモリ２に書き込まれ、サーボ
制御部３−１．３−２、・・・・・・３−ｎは、必要と
する時刻に互いの影響を受けずにマルチポートメモリ２
からそれぞれサーボ制御部データバス５−１．５−２、
・・・−・・５−ｎを通じて位置や速度等の指令を受は
取ることができる。
一方、それぞれのサーボ制御部３−１．３−２、・・・
・・・３−ｎは、現在の位置や速度等のデータをサーボ
制御部データバス５−Ｌ ５−２、・旧・・５ｎを通じ
てそれぞれマルチポートメモリ２−１、２−２、・・・
・・・２−ｎに書き込む。そして、指令部１は必要とす
る時刻にマルチポートメモリ２−１．２−２、・・・・
・・２−ｎから指令部データバス４を通じてそれらのデ
ータを受は取ることができる。指令部１はそれらのデー
タを利用して各アクチュエータ相互の関係をコントロー
ルする。
・・・３−ｎは、現在の位置や速度等のデータをサーボ
制御部データバス５−Ｌ ５−２、・旧・・５ｎを通じ
てそれぞれマルチポートメモリ２−１、２−２、・・・
・・・２−ｎに書き込む。そして、指令部１は必要とす
る時刻にマルチポートメモリ２−１．２−２、・・・・
・・２−ｎから指令部データバス４を通じてそれらのデ
ータを受は取ることができる。指令部１はそれらのデー
タを利用して各アクチュエータ相互の関係をコントロー
ルする。
なお、マルチポートメモリとして第３図のマルチポート
メモリを用いることもできる。第３図のマルチポートメ
モリは第２図のマルチポートメモリに加えて、データ書
き込み側のアドレスデコーダとデータ読み出し側のそれ
ぞれのアドレスデコーダとの間にそれぞれマグニチュー
ドコンパレータ１７を持ち、データ書き込み中のアドレ
スと同一のアドレスへの読み出し要求に対して待機信号
を出力する機能を有している。
メモリを用いることもできる。第３図のマルチポートメ
モリは第２図のマルチポートメモリに加えて、データ書
き込み側のアドレスデコーダとデータ読み出し側のそれ
ぞれのアドレスデコーダとの間にそれぞれマグニチュー
ドコンパレータ１７を持ち、データ書き込み中のアドレ
スと同一のアドレスへの読み出し要求に対して待機信号
を出力する機能を有している。
［発明の効果］
本発明のサーボ制御装置は、以上のように構成されてい
るので、単一のプロセッサシステムでサーボ制御部と指
令部を構成した場合に比べて、複数のプロセッサシステ
ムで処理できるため複雑なサーボ制御の演算も可能とな
る。また、指令部とサーボ制御部との間をパラレルある
いはシリアル通信で接続した場合に比べて、メモリを直
接アクセスできるため通信に伴う時間のロスを省くこと
ができる。更に、指令部とサーボ制御部との間にポート
を切り替えて使用する共有メモリを設けたものと比較し
て、入力と出力をそれぞれ互いに任意時刻にアクセスで
きるマルチポートメモリを用いたので、共有メモリを切
り替えて使用するときのような待ち時間が発生せず、制
御性能を向上することができる。
るので、単一のプロセッサシステムでサーボ制御部と指
令部を構成した場合に比べて、複数のプロセッサシステ
ムで処理できるため複雑なサーボ制御の演算も可能とな
る。また、指令部とサーボ制御部との間をパラレルある
いはシリアル通信で接続した場合に比べて、メモリを直
接アクセスできるため通信に伴う時間のロスを省くこと
ができる。更に、指令部とサーボ制御部との間にポート
を切り替えて使用する共有メモリを設けたものと比較し
て、入力と出力をそれぞれ互いに任意時刻にアクセスで
きるマルチポートメモリを用いたので、共有メモリを切
り替えて使用するときのような待ち時間が発生せず、制
御性能を向上することができる。
第１図は本発明のサーボ制御回路を示すブロック図、第
２図、第３図はマルチポートメモリの例を示すブロック
図である。
２図、第３図はマルチポートメモリの例を示すブロック
図である。
Claims (1)
- （１）マイクロプロセッサよりなる指令部と、マイクロ
プロセッサよりなるサーボ制御部と、上記二つのマイク
ロプロセッサ間に接続され、メモリアレイに対して書き
込み側と読み出し側がそれぞれ独立してアクセスするこ
とができるマルチポートメモリとをそれぞれ有すること
を特徴とするサーボ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8560290A JPH03282901A (ja) | 1990-03-30 | 1990-03-30 | サーボ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8560290A JPH03282901A (ja) | 1990-03-30 | 1990-03-30 | サーボ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03282901A true JPH03282901A (ja) | 1991-12-13 |
Family
ID=13863375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8560290A Pending JPH03282901A (ja) | 1990-03-30 | 1990-03-30 | サーボ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03282901A (ja) |
-
1990
- 1990-03-30 JP JP8560290A patent/JPH03282901A/ja active Pending
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