JPH03277176A - 電力変換器の電流制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の上“、用分野〕 本発明はヒステリシスコンパレータを用いてなる電力変
換器の電流制御装置に関するものである。

〔従来の技術〕

第４図および第５図を踪照して説明する。

第４図は構成例を示し、１は直流電源、２は直流電源ｌ
を交流に変換する電力変換器としての単相ブリ、ジイン
パータ（以下単にインバータという）、３はリアクトル
３１　、コンデンサ３２からなりインバータ２の出力電
圧波形を平滑するローパスフィルタ、４は負荷、５は電
流制御装置、６は論理回路、７はパルス増幅器である。

ここに、電流制御装置５は電流指令器（例えば正弦波形
発生器）５１．コンデンサ３２の電流を検出する電流検
出器５２　、　［流指令器５１の出力と電流検出器５２
の出力の偏差（以下電流偏差という）を出力する加算器
５３．加算器５３の出力を入力として異なったヒステリ
シス幅を有するヒステリシスコンパレータ５４　、５５
から構成される。論理回路６はヒステリシスコンパレー
タ５４　、５５の出力状態を判別し、インバータ２のス
イッチング素子２１〜２４のオンオフ論理出力を得る。

パルス増幅器７は論理回路６の出力を増幅してスイッチ
ング素子２１〜２４を駆動する。

第５図はコンデンサ電圧が正から負に切り換るときの動
作説明図である。

すなわち第５図（（転）において、波形アは電流指令器
５１出力であり、波形イは電流検出器５２出力、したが
ってコンデンサ３２の電流波形、波形オは同電圧波形で
ある。ここで、加算５５３出力すなわち電流偏差は波形
アを仮想の零と見なしたものとなり、コンデンサ３２の
電流を制御するということは電流偏差を制御することに
他ならない。波形ウーウ′はヒステリシスコンパレータ
５４のヒステリシス幅、波形エーエ′はヒステリシスコ
ンパレータ５５のヒステリシス幅であり、各々電流偏差
の範囲となる。

そして、ヒステリシス＠（ウーウ′）はヒステリシス幅
（エーエ′）より挾る設定しであるため、ヒステリシス
フンパレータ５４はヒステリシスコンパレータ５５より
内側のレベルで動作する。

また、第５図（ｈｌは加算器５３出力に応じて動作する
ヒステリシスコンパレータ５４の出力状態を示シ、第５
図（ｄ）は同じくヒステリシスコンパレータ５５の出力
状態を示す。そして、ヒステリシスコンパレータ５４　
、５５はｒ　ＨＪ丈たは「Ｌｊのいずれかの出力状態を
とる。

さらにまた、第５図（ｅ）はインバータ２の出力電圧状
態を示す。ここでは、スイッチング素子２１　、２４が
共にオンのときを正出力、スイッチング素子２２゜２３
が共にオンのときを負出力、スイッチング素子２１　、
２２が共にオン閂たはスイッチング素子２３　、２４が
共にオンのときを零出力という。

い才、点ＴＩすなわちインバータ２の零出力の終端で加
算器５３の出力（を流偏差）がヒステリシスコンパレー
ダ５４の下限レベルを越えたとすると、ヒステリシスコ
ンパレータ５４の出力状態は「−Ｈ」となり、これを受
けて論理回路６はインバータ２を正出力とするようなス
イッチング素子を判別し、パルス増幅器７を介してイン
バータ２を駆動する。

すると、電流偏差は増加に転じて点Ｔ２にて上限レベル
に達し、ヒステリシスコンパレータ５４の出力状態は「
Ｌ」に転じる。これより＃７７Ｍ理回路６は、今度は電
流を減少に転じられるようインバータ２を零出力とする
スイッチング素子を判別し、その素子をパルス増幅器７
を介して駆動することにより、いずれヒステリシスコン
パレータ５４の下限レベルに到達する。以後、同様の動
作を繰り返すことになる。

コンデンサ３２の電圧が零近傍でないときには前述の動
作の繰り返しにより、電流偏差をヒステリシスコンパレ
ータ５４の出力状態だけでヒステリシス幅（ウーウ′）
の範囲内に制御することができる。

しかしながら、コンデンサ３２の電圧が零近傍、例えば
点Ｔ３では電流を減少させるため、インバータ２を零出
力としても電流偏差がヒステリシスコンパレータの下限
レベルに到達しなく、さらに電流偏差が増加してしまう
状態が発生し得る。よって、このままでは制御不能状態
に陥いる。

これを解決するため、ビステリシス幅（ウーウ′）の外
側にヒステリシス幅（エーエ′）を有するヒステリシス
コンパレータ５５を設ける如き方法が公知となっている
。（昭和６２年電気学会産業応用部門全国大会、Ｎｏ６
７） これによれば、点Ｔ３にて電流偏差がさらに増加した場
合には、点Ｔ４にてヒステリシスコンパ１／−タ５５の
出力状態はレベル「Ｌ」に転じ、論理回路６はこれを受
けてインバータ２を負出力とするようスイッチング素子
を判別する。インバータ２が負出力ζこなれば、電流偏
差は減少し、点Ｔｓにてヒステリシスコンパレータ５４
のヒステリシス幅の下限ｌこ達し、以下前述の製作を繰
り返すことができる０ つ才り、ヒステリシスコンパレータ５５を設けることに
よりｘｉ偏差がヒステリシス幅の上限を越えたらインバ
ー〃２を負出力とし、また下限を越えたらインバータ２
を正出力とすることによって、電流指令器５１の全出力
範囲に亘って゛電流指令にコンデンサ３２のｔｉを追随
するようヒステリシス制御することができる。

〔発明が解決しようとする課題〕

第４図に示した如き構成のものを産業応用（例えばＵＰ
Ｓなどの電力変換器に応用）する場合、その装置の性能
評価は出力電圧波形、すなわちコンデンサ３２の電圧波
形を対象とすることが殆どであり、しかも電圧の零付近
の歪みをＰｆ−価の対象とすることも多い。

ところが、この種の従来方式はコンデンサ３２の電圧の
零付近を制御するために電流偏差をヒステリシス幅（エ
ーエ′）の範囲内として、電流偏差がヒステリシス幅（
エーエ′）の上限または下限に達するまでの経過時間に
より、コンデンサ３２の電圧の変化分も変わる。そして
、この経過時間は負荷４の電流の大小や直流電源１の変
動などの妬条件によっても変化する。

したがって、コンデンサ３２の電圧の変化分は様々に変
り、経過時間が長ければ電圧の変化分は大きくなってコ
ンデンサ３２の電圧の零付近の波形歪みも大きくなる。

反対に経過時間が短かければ、波形歪みの小さいうちに
インノ〈−夕２のスイッチング素子を切り換えることに
なり、必要以上のスイ、チングを行いスイッチング損失
を増大させ、電力変換器の効率低下の原因になるという
問題点があった。

〔課題を解決するための手段〕

本発明は上述したような点に鑑みなされたものであり、
第４図に示した如きヒステリシスコンパレータ郭部分に
、加算器５３出力を入力とする積分器を配設するととも
に、その積分器の出力レベルを判定するヒステリシスコ
ンパレータを設けてなるものである。

〔作　用〕

かくの如き構成において、積分器は加算器出力すなわち
電流偏差を積分し、その出力は電流指令器出力を積分し
て求められる仮想の電圧指令とコンデンサ電圧との差異
、すなわち電圧歪み（以下電圧偏差という）に相当する
。

積分器の後段のヒステリシスコンパレータのヒステリシ
ス幅を許容の電圧偏差幅に設定しておくことにより、電
圧偏差がこのレベルに達した時点でヒステリシスコンパ
レータ出力を反転し得る。この結果、コンデンサ電圧の
零付近において電圧偏差を一定に制御することができる
。しかも、ヒステリシスコンパレータのヒステリシス幅
すなわち許容電圧偏差以内となる最低のスイッチング周
波数でインバータを運転できる。

以下、本発明を図面に基づいて詳細説明する。

〔実　施　例〕

第１図および第２図は第４図および第５図に類して示し
た本実施例を示すもので、５′は電流制御装置、６′は
論理回路である。ここに電流−」御装置５′においては
、５６は積分器、５７はヒステリシスコンパレータであ
る。

第１図において、積分器５６は加算器５３の出力を入力
とし、積分器５６出力がヒステリシスコンパレータ５７
に入力され、ヒステリシスコンパレータ５７出男が論理
回路６′の一方の入力として与えられ、他方の入力とし
てヒステリシスコンパレータ５４出力が与えられるよう
構成されている。そのヒステリシスコンパレータ５７の
出力はｒＨ」または「Ｌ」の出力状態をとり、この出力
状態に対する論理回路６′の対処も、ヒステリシスコン
パレータ５５の場合と同じである。

そして、積分器５６はインバータ２が零出力中のみ積分
動作を行い、それ以外の出力期間では積分器５６出力は
零になるようｗＭ理回路６′から制御されるものとなる
。これは図示していない内部の積分コンデンサの両毫子
間に接続されたスイッチング素子を、インバータ２が零
出力中は開放、それ以外の出力期間中は短絡となるよう
にすることであってもよく、容易に実現できる。

第２図もまたコンデンサ３２の電圧が正から負へ切り換
る時点を示し、第２図（Ｃ）は積分器５６の出力。

カーがはヒステリシスコンパレータ５７のヒステリシス
幅、第２図（ｄ）はヒステリシスコンパレータ５７の出
力状態を示している。

すなわち、点Ｔ２においてインバータ２が正出力から零
出力に転じるので積分器５６は積分動作を開始し、電流
指令器５１の出力アとコンデンサ３２の電流イとの交点
である点Ｔ６において、そのピークに達した後、電流偏
差が負に反転するためその出力も減少する。そして、点
Ｔｔにて電流偏差がヒステリシスコンパレータ５４のヒ
ステリシス幅の下限に達すると、インバータ２は正出力
となる。同時に、積分器５６の出力は論理回路６′から
の指令により零になる。点Ｔ６における積分器５６の出
力はヒステリシスコンパレータ５７のヒステリシス幅の
上限に達していなく、ヒステリシスコンパレータ５７の
出力状態は変化しない。したがって、点Ｔ１から点Ｔ、
までは結果的に第５図と同じ動作をする。

点Ｔ３において積分器５６が積分動作を開始し、点Ｔａ
においてヒステリシスコンパレータ５７のヒステリシス
幅（カーが）の上限にその出力が達すると。

ヒステリシスコンパレータ５７の出力状態は「Ｌ」に転
じ、論理回路６′はこれを受けてインバータ２を負出力
とするような信号を発する。積分器５６の出力はこのと
き零にされる。

インバータ２が負出力になると電流偏差は減少し、点Ｔ
９にてヒステリシスコンパレータ５４のヒステリシス幅
（ウーウ′）の下限に達し、インバータ２が零出力にな
る。すると、積分器５６は積分動作を開始し、その出力
は電流偏差が負であるから負になり、点Ｔ１゜にてヒス
テリシス幅（カーカ′）の下限に達すると、ヒステリシ
スコンパレータ５７の出力状態がｒ　ＨＪとなって、イ
ンバータ２は正出力になる。

以降、同様の動作を何度か繰り返すうちに、積分器５６
の出力すなわち電圧偏差がヒステリシスコンパレータ５
７の出力状態を転する前Ｉこ、電流偏差がヒステリシス
コンパレータ５４の出力状態を変えるようになり、よっ
て、連続したヒステリシス制御を行うことができる。

そして、積分器５６の積分動作をインバータ２の零出力
期間のみとしている理由は、零出力期間中のｔｆｉ偏差
が制御不能になってし才うのを、電圧偏差で補うことが
効果的であることと、零出力以外の期間ではヒステリシ
スコンパレータ５４がＫｉｍ差を必らず修正する方向に
動作するため、電圧偏差で補う必要がないことによる。

第３図は本発明による他の一例を示し、５＃は電流制御
装置である。図中、第１図と同符号のものは同じ機能を
有する部分を示す。ここに、電流制御装置５″において
、５０は電圧電流指令器、５８はコンデンサ３２の電圧
を検出する電圧検出器、５９．５９’は加算器である。

すなわち電流制御装置５＃は電流制御の外側に電圧制御
を追加してなり、コンデンサ３２の電圧波形改善を目的
としてなされたものである。

第３図において、電圧電流指令器５０はコンデンサ３２
の電圧指令となる出力■と電流指令となる出力■を発生
する。当然、出力■は出力Ｖを微分した関係にある。そ
して、電圧検出器５８出力と出力■との誤差電圧を加算
器５９で得、それを出力Ｉに加算器５９′で加え、加算
器５９′出力を加算器の入力とするように構成している
。

この構成により、電圧指令に対するコンデンサ３２の誤
差電圧が補正されるため、より一層コンデンサ３２の電
圧波形が改善できる。

さらに、第１図に示した電流検出器５２の挿入位置を、
負荷４およびコンデンサ３２の接続点とりアクドル３１
との間に代えることにより、リアクトル３１の電流を電
流指令Ｉこ追随するようヒステリシス制御する目的を達
成できることは明らかである。

〔発明の効果〕

以上説明したように本発明によれば、電流偏差を積分す
る積分器およびその積分器出力を入力とするヒステリシ
スコンパレータが設けられたことにより、コンデンサ電
圧の零付近において電圧偏差を一定にヒステリシス制御
可能になり、しかもその電圧偏差以内で最低のスイッチ
ング周波数で高効率化されたインバータ運転を実現し、
その実用的な効果は極めて大きい。

【図面の簡単な説明】

第１図および第２図は本発明による一実旅例の要部構成
を示す系統図およびその動作説明図、第３図は本発明に
よる他の実施例の要部構成を示す系統図、第４図および
第５図は従来代術の説明のため示した系Ｍ、図およびそ
の動作１ｉｆｆｉＦ！Ａ図である。 ３・−・・・−ローパスフィルタ、５．５’、５“・・
・・・・′電流制御装置、　　５４　、５５　、５７・
・・・−・ヒステリシスコンパレータ、５６・・・・・
・積分器、６．６′・・・・・・論理回路、７・・・・
−・ハルス増１１１ｎＧ。

Claims (1)

【特許請求の範囲】
1. １　検出点の電流を指令する電流指令器と該検出点の電
   流を検出する電流検出器との偏差に応じて出力状態が変
   化するヒステリシスコンパレータを有し、該ヒステリシ
   スコンパレータの出力状態により電力変換器のスイッチ
   ング素子のオンオフ制御を行う電力変換器の電流制御装
   置において、前記ヒステリシスコンパレータに、前記偏
   差を積分する積分器と該積分器出力を入力とする第２の
   ヒステリシスコンパレータを設けて成ることを特徴とす
   る電力変換器の電流制御装置。