JPH099628A - コンバータ制御装置 - Google Patents
コンバータ制御装置Info
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- JPH099628A JPH099628A JP17288695A JP17288695A JPH099628A JP H099628 A JPH099628 A JP H099628A JP 17288695 A JP17288695 A JP 17288695A JP 17288695 A JP17288695 A JP 17288695A JP H099628 A JPH099628 A JP H099628A
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Abstract
(57)【要約】
【目的】ヒステリシスコンパレータによる電流制御を行
いながら短絡モードを有効利用した格別な装置を提供す
るものである。 【構成】電源電圧判別用コンパレータ，電流制御用コン
パレータおよび直流電圧制御用３値出力コンパレータ
と、これらのコンパレータ出力より主スイッチ素子の開
閉信号を与えるロジック回路とを、具備して構成したも
のである。
いながら短絡モードを有効利用した格別な装置を提供す
るものである。 【構成】電源電圧判別用コンパレータ，電流制御用コン
パレータおよび直流電圧制御用３値出力コンパレータ
と、これらのコンパレータ出力より主スイッチ素子の開
閉信号を与えるロジック回路とを、具備して構成したも
のである。
Description
【０００１】
【産業上の利用分野】本発明は交流電力を直流電力に変
換するコンバータに係り、特に交流入力電流波形を正弦
波状として入力力率をほぼ１とするコンバータ制御装置
に関するものである。
換するコンバータに係り、特に交流入力電流波形を正弦
波状として入力力率をほぼ１とするコンバータ制御装置
に関するものである。
【０００２】
【従来の技術】かようなコンバータ制御装置の一例は、
図２の如くである。図２は従来例のコンバータ主回路お
よびその制御装置を示すものであって、１は交流電源、
２は直列リアクトル、３〜６はコンバータ本体を構成す
る主スイッチ素子、７は並列コンデンサ、８は負荷であ
る。また、９は電圧検出器、10は電流検出器、11，14は
減算器、13は乗算器、15は比較器、16は反転器である。
ここに、ＵＰ，ＵＮ，ＶＰ，ＶＮは主スイッチ素子３，
４，５，６に信号発生される開閉信号である。
図２の如くである。図２は従来例のコンバータ主回路お
よびその制御装置を示すものであって、１は交流電源、
２は直列リアクトル、３〜６はコンバータ本体を構成す
る主スイッチ素子、７は並列コンデンサ、８は負荷であ
る。また、９は電圧検出器、10は電流検出器、11，14は
減算器、13は乗算器、15は比較器、16は反転器である。
ここに、ＵＰ，ＵＮ，ＶＰ，ＶＮは主スイッチ素子３，
４，５，６に信号発生される開閉信号である。
【０００３】すなわち、交流電力が交流電源１より直流
出力電圧実際値Ｖｄの昇圧作用を行う直列リアクトル２
を介してコンバータ本体に入力され、出力の直流電力は
直流出力電圧波形の平滑作用を行う並列コンデンサ７を
介して負荷８に供給される。そして、コンバータ制御装
置においては、減算器11は、直流出力電圧設定値Ｖｄ＊
と検出される直流出力電圧実際値Ｖｄとの偏差を、ＰＩ
Ｄ増幅器12に出力する。そのＰＩＤ増幅器12の出力は乗
算器13にて電圧検出器９により検出された交流入力電圧
Ｖudと乗算され、交流入力電流設定値Ｉｕ＊が得られ
る。減算器14は、交流入力電流設定値Ｉｕ＊と電流検出
器10により検出された交流入力電流実際値Ｉｕとの偏差
を、ヒステリシス要素をもつ比較器15へ出力する。比較
器15の出力は主スイッチ素子３，６の開閉信号ＵＰ，Ｖ
Ｎとなり、また、反転器16にて反転したものは主スイッ
チ素子４，５の開閉信号ＵＮ，ＶＰとなる。
出力電圧実際値Ｖｄの昇圧作用を行う直列リアクトル２
を介してコンバータ本体に入力され、出力の直流電力は
直流出力電圧波形の平滑作用を行う並列コンデンサ７を
介して負荷８に供給される。そして、コンバータ制御装
置においては、減算器11は、直流出力電圧設定値Ｖｄ＊
と検出される直流出力電圧実際値Ｖｄとの偏差を、ＰＩ
Ｄ増幅器12に出力する。そのＰＩＤ増幅器12の出力は乗
算器13にて電圧検出器９により検出された交流入力電圧
Ｖudと乗算され、交流入力電流設定値Ｉｕ＊が得られ
る。減算器14は、交流入力電流設定値Ｉｕ＊と電流検出
器10により検出された交流入力電流実際値Ｉｕとの偏差
を、ヒステリシス要素をもつ比較器15へ出力する。比較
器15の出力は主スイッチ素子３，６の開閉信号ＵＰ，Ｖ
Ｎとなり、また、反転器16にて反転したものは主スイッ
チ素子４，５の開閉信号ＵＮ，ＶＰとなる。
【０００４】さらに、図３を参照し説明する。図３はコ
ンバータ制御装置の動作を説明するその示したためで、
ＨＨ，ＨＬは比較器15のヒステリシス上限値，ヒステリ
シス下限値を示す。ここで、直流出力電圧偏差を増幅し
たＰＩＤ増幅器12出力は一般に直流信号であり、交流入
力電圧Ｖuvは正弦波であるから、乗算器13出力の交流入
力電流設定値Ｉｕ＊も交流入力電圧Ｖｕｖと同相の正弦
波となる。図３においては、Ｉｕ＊は極く一部分のみを
示している。
ンバータ制御装置の動作を説明するその示したためで、
ＨＨ，ＨＬは比較器15のヒステリシス上限値，ヒステリ
シス下限値を示す。ここで、直流出力電圧偏差を増幅し
たＰＩＤ増幅器12出力は一般に直流信号であり、交流入
力電圧Ｖuvは正弦波であるから、乗算器13出力の交流入
力電流設定値Ｉｕ＊も交流入力電圧Ｖｕｖと同相の正弦
波となる。図３においては、Ｉｕ＊は極く一部分のみを
示している。
【０００５】さて、時刻Ｔ1 において減算器14出力の交
流入力電流偏差がヒステリシス下限値ＨＬに達したとす
ると、比較器15出力が無効となって反転器16出力が有効
となり、主スイッチ素子４，５が閉路される。いま、並
列コンデンサ７が図２で示した極性で特定の値Ｖｄに充
電されているものとすると、 交流電源１→直列リアクトル２→主スイッチ素子４→並
列コンデンサ７と負荷８→主スイッチ素子５→交流電源
１ の経路で電流が流れ、並列コンデンサ７のＶｄは順方向
となるため、その電流は上昇してゆく。
流入力電流偏差がヒステリシス下限値ＨＬに達したとす
ると、比較器15出力が無効となって反転器16出力が有効
となり、主スイッチ素子４，５が閉路される。いま、並
列コンデンサ７が図２で示した極性で特定の値Ｖｄに充
電されているものとすると、 交流電源１→直列リアクトル２→主スイッチ素子４→並
列コンデンサ７と負荷８→主スイッチ素子５→交流電源
１ の経路で電流が流れ、並列コンデンサ７のＶｄは順方向
となるため、その電流は上昇してゆく。
【０００６】時刻Ｔ2 において交流入力電流偏差がヒス
テリシス上限値ＨＨに達すると、今度は、反転器16出力
が無効となって比較器15出力が有効となり、主スイッチ
素子３，６が閉路される。すると、 交流電源１→直列リアクトル２→主スイッチ素子３→並
列コンデンサと負荷８→主スイッチ素子６→交流電源１ の経路で電流が流れ、並列コンデンサ７のＶｄは逆方向
となるため、その電流は減少する。このような動作の繰
り返しにより、交流入力電流実際値Ｉｕは、交流入力電
流設定値Ｉｕ＊を中心として、比較値15のヒステリシス
幅内に制御される。
テリシス上限値ＨＨに達すると、今度は、反転器16出力
が無効となって比較器15出力が有効となり、主スイッチ
素子３，６が閉路される。すると、 交流電源１→直列リアクトル２→主スイッチ素子３→並
列コンデンサと負荷８→主スイッチ素子６→交流電源１ の経路で電流が流れ、並列コンデンサ７のＶｄは逆方向
となるため、その電流は減少する。このような動作の繰
り返しにより、交流入力電流実際値Ｉｕは、交流入力電
流設定値Ｉｕ＊を中心として、比較値15のヒステリシス
幅内に制御される。
【０００７】なお、時刻Ｔ1 〜Ｔ2 にて電流が必ず上昇
して時刻Ｔ2 〜Ｔ3 で必ず減少するためには、並列コン
デンサ７の直流出力電圧実際値Ｖｄが、常に交流電源１
の電圧絶対値よりも高いことが必要である。直流出力電
圧設定値Ｖｄ＊はこのような値に設定され、ＶｄがＶｄ
＊よりも低くなるＰＩＤ増幅器12の作用により、交流入
力電流設定値Ｉｕ＊の振幅が大きくなり、したがって、
コンバータ入力交流電力すなわち直流出力電圧が上昇
し、直流出力電圧実際値Ｖｄも上昇する。前述の如く交
流入力電流設定値Ｉｕ＊は交流入力電圧Ｖuvと同相の正
弦波であるから、交流入力電流実際値Ｉｕが交流入力電
流設定値Ｉｕ＊の近傍に制御されれば、力率がほほ１で
電流高調波の少ないコンバータが実現される。
して時刻Ｔ2 〜Ｔ3 で必ず減少するためには、並列コン
デンサ７の直流出力電圧実際値Ｖｄが、常に交流電源１
の電圧絶対値よりも高いことが必要である。直流出力電
圧設定値Ｖｄ＊はこのような値に設定され、ＶｄがＶｄ
＊よりも低くなるＰＩＤ増幅器12の作用により、交流入
力電流設定値Ｉｕ＊の振幅が大きくなり、したがって、
コンバータ入力交流電力すなわち直流出力電圧が上昇
し、直流出力電圧実際値Ｖｄも上昇する。前述の如く交
流入力電流設定値Ｉｕ＊は交流入力電圧Ｖuvと同相の正
弦波であるから、交流入力電流実際値Ｉｕが交流入力電
流設定値Ｉｕ＊の近傍に制御されれば、力率がほほ１で
電流高調波の少ないコンバータが実現される。
【０００８】
【発明が解決しようとする課題】図３における時刻Ｔ1
〜Ｔ2 では電流を上昇させる必要があり、このため、主
スイッチ素子４，５を閉路させて並列コンデンサ７のＶ
ｄを順方向としたわけである。ここで、もしも交流入力
電圧Ｖuvが正（図２において上側が＋）であれば、主ス
イッチ素子３，５を閉路させても、 交流電源１→直列リアクトル２→主スイッチ素子→主ス
イッチ素子５→交流電源１ の経路で電流が流れ、交流入力電圧Ｖuvが順方向である
から、やはり電流は上昇する。この場合、電流ループ内
の順方向電圧はＶｄが無い分だけ従来のものより低い、
電流の上昇はゆるやかである。したがって、時刻Ｔ2 で
のも時間も長くなって主スイッチ素子のスイッチング周
波数を下げることができ、主スイッチ素子の低損失化が
図れる。
〜Ｔ2 では電流を上昇させる必要があり、このため、主
スイッチ素子４，５を閉路させて並列コンデンサ７のＶ
ｄを順方向としたわけである。ここで、もしも交流入力
電圧Ｖuvが正（図２において上側が＋）であれば、主ス
イッチ素子３，５を閉路させても、 交流電源１→直列リアクトル２→主スイッチ素子→主ス
イッチ素子５→交流電源１ の経路で電流が流れ、交流入力電圧Ｖuvが順方向である
から、やはり電流は上昇する。この場合、電流ループ内
の順方向電圧はＶｄが無い分だけ従来のものより低い、
電流の上昇はゆるやかである。したがって、時刻Ｔ2 で
のも時間も長くなって主スイッチ素子のスイッチング周
波数を下げることができ、主スイッチ素子の低損失化が
図れる。
【０００９】このような動作は主スイッチ素子３，５に
より交流電源１を直列リアクトル２を介して短絡する短
絡モードであるが、主スイッチ素子４，６閉路させても
同様の動作を行う。同様にして、交流電源１の交流入力
電圧Ｖuvが負の場合、時刻Ｔ2 〜Ｔ3 において短絡モー
ドを用いることにより、電流の減少をゆるやかにしてス
イッチング周波数を下げることが可能である。
より交流電源１を直列リアクトル２を介して短絡する短
絡モードであるが、主スイッチ素子４，６閉路させても
同様の動作を行う。同様にして、交流電源１の交流入力
電圧Ｖuvが負の場合、時刻Ｔ2 〜Ｔ3 において短絡モー
ドを用いることにより、電流の減少をゆるやかにしてス
イッチング周波数を下げることが可能である。
【００１０】しかしながら、図示のヒステリシス要素を
有する比較器15により、交流入力電流実際値Ｉｕの制御
を行っている限り、このような短絡モードを用いること
はできない。例えば、電流を上昇させたい場合に交流入
力電圧Ｖuvが正であれば短絡モードとすることができる
が、負であれば、短絡すると電流が減少してしまう。そ
して、かような可・不可の区別をすることはできないた
めに、従来技術においては、短絡モードを使用できない
ものであった。しかして本発明は上述したような点に鑑
みなされたものであって、その目的とするところは、ヒ
ステリシスコンパレータによる電流制御を行いながら、
短絡モードを使用して主スイッチ素子の動作周波数を低
減し得る格別な装置を、提供することにある。
有する比較器15により、交流入力電流実際値Ｉｕの制御
を行っている限り、このような短絡モードを用いること
はできない。例えば、電流を上昇させたい場合に交流入
力電圧Ｖuvが正であれば短絡モードとすることができる
が、負であれば、短絡すると電流が減少してしまう。そ
して、かような可・不可の区別をすることはできないた
めに、従来技術においては、短絡モードを使用できない
ものであった。しかして本発明は上述したような点に鑑
みなされたものであって、その目的とするところは、ヒ
ステリシスコンパレータによる電流制御を行いながら、
短絡モードを使用して主スイッチ素子の動作周波数を低
減し得る格別な装置を、提供することにある。
【００１１】
【課題を解決するための手段】交流電力を直列リアクト
ルを介して入力するとともに、直流電力を並列コンデン
サを介して負荷に供給するコンバータの制御装置は、特
に、電源電圧極性判別用コンパレータ，電流制御用ヒス
テリシスコンパレータおよび直流電圧制御用３値出力コ
ンパレータと、これらのコンパレータ出力より主スイッ
チ素子の開閉信号を与えるロジック回路とを、具備して
構成したものである。
ルを介して入力するとともに、直流電力を並列コンデン
サを介して負荷に供給するコンバータの制御装置は、特
に、電源電圧極性判別用コンパレータ，電流制御用ヒス
テリシスコンパレータおよび直流電圧制御用３値出力コ
ンパレータと、これらのコンパレータ出力より主スイッ
チ素子の開閉信号を与えるロジック回路とを、具備して
構成したものである。
【００１２】
【作用】かかる解決手段により、特に、ヒステリ要素を
もつ比較器による電流制御を行いながら、短絡モードを
有効に利用することができる。これを、実施例にて併せ
て説明する。
もつ比較器による電流制御を行いながら、短絡モードを
有効に利用することができる。これを、実施例にて併せ
て説明する。
【００１３】
【実施例】図１は本発明の一実施例の要部構成を図２に
類して示したものであって、17，20，22は比較器、18は
乗算器、19，21，23は減算器、24は積分器、25は微分
器、26はタイマ、27はオアゲート、28はロジック回路で
ある。ここで、図１上部の主回路構成は図２と同じであ
り、その説明を省略する。
類して示したものであって、17，20，22は比較器、18は
乗算器、19，21，23は減算器、24は積分器、25は微分
器、26はタイマ、27はオアゲート、28はロジック回路で
ある。ここで、図１上部の主回路構成は図２と同じであ
り、その説明を省略する。
【００１４】図１において、比較器17は、電圧検出器９
により検出した交流電源１の交流入力電圧Ｖuvの極性を
判別し、交流入力電圧極性判別値ＳＶuvを、ロジック回
路28へ出力する。比較器20は、図２に示される比較器15
と同様なヒステリ要素を有してほぼ同じ動作を行うもの
であって、減算器19にて交流入力電流設定値Ｉｕ＊′お
よび電流検出器10よよる交流入力電流実際値Ｉｕより作
成された偏差を入力とし、その交流入力電流偏差極性値
ΔＩｕを、ロジック回路28へ出力する。比較器22は、減
算器21により作成した直流出力電圧設定値Ｖｄ＊および
直流出力電圧実際値Ｖｄの偏差を入力し、３値をとる直
流出力電圧偏差極性値ΔＶｄを、ロジック回路28へ出力
する。
により検出した交流電源１の交流入力電圧Ｖuvの極性を
判別し、交流入力電圧極性判別値ＳＶuvを、ロジック回
路28へ出力する。比較器20は、図２に示される比較器15
と同様なヒステリ要素を有してほぼ同じ動作を行うもの
であって、減算器19にて交流入力電流設定値Ｉｕ＊′お
よび電流検出器10よよる交流入力電流実際値Ｉｕより作
成された偏差を入力とし、その交流入力電流偏差極性値
ΔＩｕを、ロジック回路28へ出力する。比較器22は、減
算器21により作成した直流出力電圧設定値Ｖｄ＊および
直流出力電圧実際値Ｖｄの偏差を入力し、３値をとる直
流出力電圧偏差極性値ΔＶｄを、ロジック回路28へ出力
する。
【００１５】ここで、ロジック回路28は表１記載の入出
力関係を有してなる。すなわち、比較器17出力の（＋，
−），比較器20出力の（＋，−）および比較器22出力の
（＋，０，−）を入力とし、それぞれの値に応じて主ス
イッチ素子３〜６の開閉信号ＵＰ，ＵＮ，ＶＰ，ＶＮを
出力する。例えば、ＳＶuvが＋，ΔＩｕが＋，ΔＶｄが
＋ならば、開閉信号ＵＰ，ＶＮを与える。なお、ＳＶuv
が＋，ΔＩｕが＋，ΔＶｄが＋の場合は、ＵＰとＶＰま
たはＵＮとＶＮが出力される。そのどちらを出力するか
は、例えば主スイッチ素子のスイッチング間隔が短かく
ならない方を選ぶなどの方法をとるのがよいが、ここで
は本発明の主旨ではなくその詳細は省略する。また、表
１において示した（＊−），（＊＋）の符号を付したも
のについては、後述する。
力関係を有してなる。すなわち、比較器17出力の（＋，
−），比較器20出力の（＋，−）および比較器22出力の
（＋，０，−）を入力とし、それぞれの値に応じて主ス
イッチ素子３〜６の開閉信号ＵＰ，ＵＮ，ＶＰ，ＶＮを
出力する。例えば、ＳＶuvが＋，ΔＩｕが＋，ΔＶｄが
＋ならば、開閉信号ＵＰ，ＶＮを与える。なお、ＳＶuv
が＋，ΔＩｕが＋，ΔＶｄが＋の場合は、ＵＰとＶＰま
たはＵＮとＶＮが出力される。そのどちらを出力するか
は、例えば主スイッチ素子のスイッチング間隔が短かく
ならない方を選ぶなどの方法をとるのがよいが、ここで
は本発明の主旨ではなくその詳細は省略する。また、表
１において示した（＊−），（＊＋）の符号を付したも
のについては、後述する。
【００１６】つぎに、図３の時刻Ｔ1 における動作を例
とすると、交流入力電流偏差極性値ΔＩｕは＋であつて
もしも交流入力電圧極性判別値ＳＶuvが−であれば、直
流出力電圧偏差極性値ΔＶｄの値によらず、従来と同様
に開閉信号ＵＮと開閉信号ＶＰが出力され、電流が急速
に上昇する。しかしＳＶuvが＋であれば、ΔＶｄが＋，
０のときにＵＰとＶＰまたはＵＮとＶＮが出力された短
絡モードとなり、電流はゆるやかに上昇してスイッチン
グ周波数の低減に寄与する。ΔＶｄが−の場合、短絡モ
ードとせず従来通りＵＮとＶＰを出力するのは、並列コ
ンデンサ７に図１の下から上の方向に電流を流し、直流
出力電圧実際値Ｖｄを下げて直流出力電圧設定値Ｖｄ＊
に近づけるためである。短絡モードの場合には、交流電
源１からは並列コンデンサ７に電流は供給されず、Ｖｄ
の変化に寄与しない。Ｖｄが０の場合はＶｄが許容誤差
内にあるものとし、＋の場合は下限を，−の場合は上限
を越えているものとする。かようにして、ΔＩｕによる
交流入力電流Ｉｕの制御と、ΔＶｄによる並列コンデン
サ７電圧の直流出力電圧実際値Ｖｄの制御とを、同時に
行うものとすることができる。ここで、表１記載の他の
ケースについても、同様に考えることができる。
とすると、交流入力電流偏差極性値ΔＩｕは＋であつて
もしも交流入力電圧極性判別値ＳＶuvが−であれば、直
流出力電圧偏差極性値ΔＶｄの値によらず、従来と同様
に開閉信号ＵＮと開閉信号ＶＰが出力され、電流が急速
に上昇する。しかしＳＶuvが＋であれば、ΔＶｄが＋，
０のときにＵＰとＶＰまたはＵＮとＶＮが出力された短
絡モードとなり、電流はゆるやかに上昇してスイッチン
グ周波数の低減に寄与する。ΔＶｄが−の場合、短絡モ
ードとせず従来通りＵＮとＶＰを出力するのは、並列コ
ンデンサ７に図１の下から上の方向に電流を流し、直流
出力電圧実際値Ｖｄを下げて直流出力電圧設定値Ｖｄ＊
に近づけるためである。短絡モードの場合には、交流電
源１からは並列コンデンサ７に電流は供給されず、Ｖｄ
の変化に寄与しない。Ｖｄが０の場合はＶｄが許容誤差
内にあるものとし、＋の場合は下限を，−の場合は上限
を越えているものとする。かようにして、ΔＩｕによる
交流入力電流Ｉｕの制御と、ΔＶｄによる並列コンデン
サ７電圧の直流出力電圧実際値Ｖｄの制御とを、同時に
行うものとすることができる。ここで、表１記載の他の
ケースについても、同様に考えることができる。
【００１７】さらに、Ｖｄ制御について考察すると、Ｓ
Ｖuvが＋でΔＩｕが−の場合は短絡モードは使用でき
ず、従来通りＵＰとＶＮを出力せざるを得ない。この場
合、並列コンデンサ７には上から下に電流が流れ、直流
出力電圧実際値Ｖｄは上昇する 。ΔＶｄが−の場合
は、Ｖｄ制御の視点からはＶｄを下げることが要求され
ているが、Ｉｕ制御の視点からＵＰ，ＶＮを出力せざる
を得ず、Ｖｄ制御の要求に返してしまう。このようなケ
ースには表１中に（＊＋）の記号を付してある。同様
に、（＊−）を付したものは、Ｖｄ制御の要求に返して
Ｖｄを下げてしまう場合である。
Ｖuvが＋でΔＩｕが−の場合は短絡モードは使用でき
ず、従来通りＵＰとＶＮを出力せざるを得ない。この場
合、並列コンデンサ７には上から下に電流が流れ、直流
出力電圧実際値Ｖｄは上昇する 。ΔＶｄが−の場合
は、Ｖｄ制御の視点からはＶｄを下げることが要求され
ているが、Ｉｕ制御の視点からＵＰ，ＶＮを出力せざる
を得ず、Ｖｄ制御の要求に返してしまう。このようなケ
ースには表１中に（＊＋）の記号を付してある。同様
に、（＊−）を付したものは、Ｖｄ制御の要求に返して
Ｖｄを下げてしまう場合である。
【００１８】さて、減算器23および積分器24において
は、積分器24は、前述の（＊＋）のケースが出力されて
いる間減極性にて、（＊−）のケースでは加極性にて、
一定値を積分して出力の直流電圧を修正する。この積分
器24出力が乗算器18にて交流入力電圧Ｖuvと乗算され、
交流入力電流設定値Ｉｕ＊となる。これらの作用によ
り、（＊−）のケースが出力されＶｄを下げすぎた場
合、積分器24出力が上昇してＩｕ＊の振幅が上昇し、Ｖ
ｄを上昇させ得る。（＊＋）のケースも、同様に考える
ことができる。
は、積分器24は、前述の（＊＋）のケースが出力されて
いる間減極性にて、（＊−）のケースでは加極性にて、
一定値を積分して出力の直流電圧を修正する。この積分
器24出力が乗算器18にて交流入力電圧Ｖuvと乗算され、
交流入力電流設定値Ｉｕ＊となる。これらの作用によ
り、（＊−）のケースが出力されＶｄを下げすぎた場
合、積分器24出力が上昇してＩｕ＊の振幅が上昇し、Ｖ
ｄを上昇させ得る。（＊＋）のケースも、同様に考える
ことができる。
【００１９】つぎに、開閉信号ＵＰ，ＵＮ，ＶＰ，ＶＮ
を出力するタイミングについて考察すると、図３の時刻
Ｔ1 ，Ｔ2 ，Ｔ3 などにおいて、比較器23が動作してΔ
Ｉｕが変化する。この変化を微分器25により検出し、オ
アゲート27を通して、ロジック回路28をトリガして出力
を発生させる。ただし、短絡モードを出力した場合に
は、Ｉｕが十分に上昇あるいは減少しない場合が生じる
ことがある。これは、交流入力点圧Ｖuvが零近くなった
場合などである。ここで、微分器25の出力が所定の時間
ないことをタイマ26により検出し、オアゲート27を介し
て、ロジック回路28を強制的にトリガして出力を生じさ
せる、ことができる。
を出力するタイミングについて考察すると、図３の時刻
Ｔ1 ，Ｔ2 ，Ｔ3 などにおいて、比較器23が動作してΔ
Ｉｕが変化する。この変化を微分器25により検出し、オ
アゲート27を通して、ロジック回路28をトリガして出力
を発生させる。ただし、短絡モードを出力した場合に
は、Ｉｕが十分に上昇あるいは減少しない場合が生じる
ことがある。これは、交流入力点圧Ｖuvが零近くなった
場合などである。ここで、微分器25の出力が所定の時間
ないことをタイマ26により検出し、オアゲート27を介し
て、ロジック回路28を強制的にトリガして出力を生じさ
せる、ことができる。
【００２０】
【発明の効果】以上説明したように本発明によれば、ヒ
ステリシスコンパレータによる電流制御を行いながら短
絡モードを有効利用し得るものとなり、主スイッチング
素子の動作周波数を下げ損失の低減に寄与する簡便な構
成の装置を提供できる。
ステリシスコンパレータによる電流制御を行いながら短
絡モードを有効利用し得るものとなり、主スイッチング
素子の動作周波数を下げ損失の低減に寄与する簡便な構
成の装置を提供できる。
【図１】図１は本発明の一実施例を示す系統図である。
【図２】図２は従来例のコンバータ主回路およびその制
御装置を示す系統図である。
御装置を示す系統図である。
【図３】図３はコンバータ制御装置の動作を説明するた
め示した波形図である。
め示した波形図である。
１ 交流電源 ２ 直列リアクトル ３ 主スイッチ素子 ４ 主スイッチ素子 ５ 主スイッチ素子 ６ 主スイッチ素子 ７ 並列コンデンサ ８ 負荷 ９ 電圧検出器 10 電流検出器 12 ＰＩＤ増幅器 13 乗算器 15 比較器 17 比較器 18 乗算器 20 比較器 22 比較器 24 積分器 25 微分器 26 タイマ 28 ロジック回路 Ｖuv 交流入力電圧 Ｖｄ＊ 直流出力電圧設定値 Ｖｄ 直流出力電圧実際値 Ｉｕ＊ 交流入力電流設定値 Ｉｕ＊′ 交流入力電流設定値 Ｉｕ 交流入力電流実際値 ＵＰ 開閉信号 ＵＮ 開閉信号 ＶＰ 開閉信号 ＶＮ 開閉信号 ＳＶuv 交流入力電圧極性判別値 ΔＩｕ 交流入力電流偏差極性値 ΔＶｄ 直流出力電圧偏差極性値
Claims (3)
- 【請求項１】 交流電力を直列リアクトルを介して入力
するとともに、直流電力を並列コンデンサを介して負荷
に供給するコンバータにおいて、 交流入力電圧の極性を判別する第１の比較器と、 交流入力電流の設定値および実際値の偏差を比較するヒ
ステリシス要素をもった第２の比較器と、 直流出力電圧の設定値および実際値の偏差を比較する３
値出力を有する第３の比較器と、 前記第１の比較器の出力（ＳＶuv）と第２の比較器の出
力（ΔＩｕ）と第３の比較器の出力（ΔＶｄ）との入力
より前記コンバータの主スイッチング素子の開閉信号
（ＵＰ，ＵＮ，ＶＰ，ＶＮ）を出力するその入出力関係
を、表１記載すなわち、 【表１】 の如く与えるロジック回路とを、 具備して構成したことを特徴とするコンバータ制御装
置。 - 【請求項２】 前記第２の比較器の出力変化時あるいは
該第２の比較器の出力変化が所定時間以上起こらなかっ
たときに、前記主スイッチ素子の開閉信号を出力する請
求項１記載のコンバータ制御装置。 - 【請求項３】 前記表１記載中の（＊＋）が付された信
号発生時に負極性にて、かつ（＊−）が付された信号発
生時には正極性にて、一定値を出力時間の期間積分する
積分器と、該積分器出力信号と前記交流入力電圧信号を
乗算する乗算器とを備え、該乗算器出力を前記コンバー
タの入力電流設定値とする請求項１記載のコンバータ制
御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17288695A JPH099628A (ja) | 1995-06-15 | 1995-06-15 | コンバータ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17288695A JPH099628A (ja) | 1995-06-15 | 1995-06-15 | コンバータ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH099628A true JPH099628A (ja) | 1997-01-10 |
Family
ID=15950152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17288695A Pending JPH099628A (ja) | 1995-06-15 | 1995-06-15 | コンバータ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH099628A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8863606B2 (en) | 2010-11-04 | 2014-10-21 | Kabushiki Kaisha Yaskawa Denki | Robot wrist structure and robot |
| WO2021251134A1 (ja) * | 2020-06-12 | 2021-12-16 | 株式会社オートネットワーク技術研究所 | 保護装置 |
-
1995
- 1995-06-15 JP JP17288695A patent/JPH099628A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8863606B2 (en) | 2010-11-04 | 2014-10-21 | Kabushiki Kaisha Yaskawa Denki | Robot wrist structure and robot |
| WO2021251134A1 (ja) * | 2020-06-12 | 2021-12-16 | 株式会社オートネットワーク技術研究所 | 保護装置 |
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