JPH065990B2 - Ｐｗｍインバータの制御方法 - Google Patents
Ｐｗｍインバータの制御方法Info
- Publication number
- JPH065990B2 JPH065990B2 JP59009882A JP988284A JPH065990B2 JP H065990 B2 JPH065990 B2 JP H065990B2 JP 59009882 A JP59009882 A JP 59009882A JP 988284 A JP988284 A JP 988284A JP H065990 B2 JPH065990 B2 JP H065990B2
- Authority
- JP
- Japan
- Prior art keywords
- phase
- switching frequency
- command value
- pwm inverter
- neutral point
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
- H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
- H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
- H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Inverter Devices (AREA)
Description
【発明の詳細な説明】 ［技術分野］ 本発明は、インバータの出力電流を検出してフィードバ
ックし、指令値に追従させる電流制御形ＰＷＭ（pulse
width modulation）インバータの制御方法に関する。
ックし、指令値に追従させる電流制御形ＰＷＭ（pulse
width modulation）インバータの制御方法に関する。
［背景技術］ 従来の電流制御形ＰＷＭインバータの制御方法は、第１
図および第２図に示す２種類の方式に大別できる。
図および第２図に示す２種類の方式に大別できる。
第１図の方式は、電流の指令値ｉ＊と検出値ｉとの差を
ＰＩ制御器１１を用いて一旦電圧指令値ｖ＊に変換した
後、コンパレータ１２において三角波のキャリアと比較
してパワートランジスタ（或いはＧＴＯサイリスタ）の
スイッチングを決定する、公知の方式である。従って、
パワートランジスタのスイッチング周波数は三角波のキ
ャリア周波数と等しくなる。
ＰＩ制御器１１を用いて一旦電圧指令値ｖ＊に変換した
後、コンパレータ１２において三角波のキャリアと比較
してパワートランジスタ（或いはＧＴＯサイリスタ）の
スイッチングを決定する、公知の方式である。従って、
パワートランジスタのスイッチング周波数は三角波のキ
ャリア周波数と等しくなる。
しかし、この方式では、ＰＩ制御器１１の設計が難し
く、電流の指令値ｉ＊が交流量（インバータでは必ず交
流量となる）の場合には定常偏差を生じる、等の欠点が
ある。
く、電流の指令値ｉ＊が交流量（インバータでは必ず交
流量となる）の場合には定常偏差を生じる、等の欠点が
ある。
第２図の方式は、電流の指令値ｉ＊と検出値ｉとをヒス
テリシス幅をもって比較するヒステリシスコンパレータ
２１を利用しているため、第１図の方式に比べて原理的
に電流制御特性が優れ、かつ上述のような定常偏差を生
じない利点がある。しかし、電流の指令値ｉ＊や電流の
検出値ｉにドリフトが生じると、ヒステリシスコンパレ
ータ２１は等価的にゲインの非常に大きいアンプと考え
られるので、そのドリフト分が増幅される。その結果、
単相回路ではインバータの出力電流に直流分が現れる。
従って、この方式を三相回路に適用すると、負荷の中性
点（Δ接続では仮想的な中性点）の電位が変動するた
め、 オペアンプのドリフトを調整して零にする。
テリシス幅をもって比較するヒステリシスコンパレータ
２１を利用しているため、第１図の方式に比べて原理的
に電流制御特性が優れ、かつ上述のような定常偏差を生
じない利点がある。しかし、電流の指令値ｉ＊や電流の
検出値ｉにドリフトが生じると、ヒステリシスコンパレ
ータ２１は等価的にゲインの非常に大きいアンプと考え
られるので、そのドリフト分が増幅される。その結果、
単相回路ではインバータの出力電流に直流分が現れる。
従って、この方式を三相回路に適用すると、負荷の中性
点（Δ接続では仮想的な中性点）の電位が変動するた
め、 オペアンプのドリフトを調整して零にする。
負荷、インバータ、電源の中性点を互いに接続する。
等の対策が必要となる。
しかし、の点については、素子の経年変化によりドリ
フトを常に零に調整することは難しい。また、の点に
ついては、電源に中性点を設けるために三相変圧器を必
要とし、更に中性点のない負荷（Δ接続負荷）には適用
できない等の欠点がある。しかも、第２図の方式では、
パワートランジスタのスイッチング周波数が負荷のイン
ダクタンス等により大きく変化し、このため最適なスイ
ッチング周波数となるように負荷に応じてヒステリシス
の幅を調整しなければならないという欠点もある。
フトを常に零に調整することは難しい。また、の点に
ついては、電源に中性点を設けるために三相変圧器を必
要とし、更に中性点のない負荷（Δ接続負荷）には適用
できない等の欠点がある。しかも、第２図の方式では、
パワートランジスタのスイッチング周波数が負荷のイン
ダクタンス等により大きく変化し、このため最適なスイ
ッチング周波数となるように負荷に応じてヒステリシス
の幅を調整しなければならないという欠点もある。
［発明の目的］ ここにおいて、本発明の目的は、第２図の方式における
上述の欠点を除去し、オペアンプのドリフトの影響をま
ったく受けず、しかも負荷に応じてヒステリシスの幅を
調整する必要のない新しい電流制御形ＰＷＭインバータ
の制御方法を提供することにある。
上述の欠点を除去し、オペアンプのドリフトの影響をま
ったく受けず、しかも負荷に応じてヒステリシスの幅を
調整する必要のない新しい電流制御形ＰＷＭインバータ
の制御方法を提供することにある。
［発明の構成］ そのため、本発明の構成は、三相負荷を駆動する三相Ｐ
ＷＭインバータの出力電流を検出し、この検出値と各相
指令値とを各相毎にヒステリシスコンパレータで比較
し、この各ヒステリシスコンパレータの出力により前記
インバータの各相スイッチング素子をスイッチング動作
させるＰＷＭインバータの制御方法において、前記三相
負荷の中性点電位を求め、この中性点電位を前記各相指
令値に負帰還させる一方、前記スイッチング素子の平均
スイッチング周波数を検出し、その平均スイッチング周
波数が前記スイッチング素子に応じて予め決定したスイ
ッチング周波数指令値と一致するように各相のヒステリ
シスコンパレータのヒステリシス幅を制御することを特
徴としている。
ＷＭインバータの出力電流を検出し、この検出値と各相
指令値とを各相毎にヒステリシスコンパレータで比較
し、この各ヒステリシスコンパレータの出力により前記
インバータの各相スイッチング素子をスイッチング動作
させるＰＷＭインバータの制御方法において、前記三相
負荷の中性点電位を求め、この中性点電位を前記各相指
令値に負帰還させる一方、前記スイッチング素子の平均
スイッチング周波数を検出し、その平均スイッチング周
波数が前記スイッチング素子に応じて予め決定したスイ
ッチング周波数指令値と一致するように各相のヒステリ
シスコンパレータのヒステリシス幅を制御することを特
徴としている。
［実施例］ 第３図は本発明の一実施例を示している。同実施例で
は、第２図の方式に図中破線で囲まれた中性点電位フィ
ードバック制御回路３１およびスイッチング周波数フィ
ードバック制御回路４１が新たに付加されている。
は、第２図の方式に図中破線で囲まれた中性点電位フィ
ードバック制御回路３１およびスイッチング周波数フィ
ードバック制御回路４１が新たに付加されている。
まず、中性点電位フィードバック制御回路３１の動作に
ついて説明する。例えば、第４図に示す三相ＰＷＭイン
バータでは、パワートランジスタのベース信号から中性
点電位を演算することができる。いま、図中Ｐグループ
のパワートランジスタＴｒup、Ｔｒvp、Ｔｒwpのうちパ
ワートランジスタＴｒup、Ｔｒvpのベース信号Ｂup、Ｂ
vpおよびＮグループのパワートランジスタＴｒun、Ｔｒ
vn、ＴｒwnのうちパワートランジスタＴｒwnのベース信
号Ｂｗｎがそれぞれオン状態であれば、負荷Ｒ１，
Ｒ２，Ｒ３の中性点電位はインバータの出力電流にまっ
たく無関係にＥ／３となる。
ついて説明する。例えば、第４図に示す三相ＰＷＭイン
バータでは、パワートランジスタのベース信号から中性
点電位を演算することができる。いま、図中Ｐグループ
のパワートランジスタＴｒup、Ｔｒvp、Ｔｒwpのうちパ
ワートランジスタＴｒup、Ｔｒvpのベース信号Ｂup、Ｂ
vpおよびＮグループのパワートランジスタＴｒun、Ｔｒ
vn、ＴｒwnのうちパワートランジスタＴｒwnのベース信
号Ｂｗｎがそれぞれオン状態であれば、負荷Ｒ１，
Ｒ２，Ｒ３の中性点電位はインバータの出力電流にまっ
たく無関係にＥ／３となる。
そこで、本実施例の中性点電位フィードバック回路３１
では、第３図のようにＰグループのパワートランジスタ
Ｔｒup、Ｔｒvp、Ｔｒwpのベース信号Ｂup、Ｂvp、Ｂwp
のオン時間と、ＮグループのパワートランジスタＴｒu
n、Ｔｒvn、Ｔｒwnのベース信号Ｂun、Ｂvn、Ｂwnのオ
ン時間との差を積分器３２で積分し、その出力を帰還値
ｅｎとして前記指令値ｉ＊にフィードバックする負帰還
回路を構成している。このようにすると、ドリフトの影
響を完全に補償することができる。ここで、電流の指令
値ｉ＊や検出値ｉにドリフトがない場合には帰還値ｅｎ
は零となる。
では、第３図のようにＰグループのパワートランジスタ
Ｔｒup、Ｔｒvp、Ｔｒwpのベース信号Ｂup、Ｂvp、Ｂwp
のオン時間と、ＮグループのパワートランジスタＴｒu
n、Ｔｒvn、Ｔｒwnのベース信号Ｂun、Ｂvn、Ｂwnのオ
ン時間との差を積分器３２で積分し、その出力を帰還値
ｅｎとして前記指令値ｉ＊にフィードバックする負帰還
回路を構成している。このようにすると、ドリフトの影
響を完全に補償することができる。ここで、電流の指令
値ｉ＊や検出値ｉにドリフトがない場合には帰還値ｅｎ
は零となる。
次に、前記スイッチング周波数フィードバック回路４１
の動作について説明する。第４図の三相ＰＷＭインバー
タにおいて、最大スイッチング周波数はパワートランジ
スタのターンオフタイムやストレージタイム等の半導体
素子の特性により制限される。例えば、４５０Ｖ、５０
Ａのパワートランジスタでは最大スイッチング周波数は
１０ＫＨｚ程度である。しかし、常に最大スイッチング
周波数でスイッチングを行なえば良好な電流制御が可能
であるが、スイッチング損失が増加するため、実用的な
平均スイッチング周波数は通常１〜２ＫＨｚ（４５０
Ｖ、５０Ａパワートランジスタの場合）程度に抑えられ
る。
の動作について説明する。第４図の三相ＰＷＭインバー
タにおいて、最大スイッチング周波数はパワートランジ
スタのターンオフタイムやストレージタイム等の半導体
素子の特性により制限される。例えば、４５０Ｖ、５０
Ａのパワートランジスタでは最大スイッチング周波数は
１０ＫＨｚ程度である。しかし、常に最大スイッチング
周波数でスイッチングを行なえば良好な電流制御が可能
であるが、スイッチング損失が増加するため、実用的な
平均スイッチング周波数は通常１〜２ＫＨｚ（４５０
Ｖ、５０Ａパワートランジスタの場合）程度に抑えられ
る。
従来の制御方式では、最大スイッチング周波数の上限値
を決定し、平均スイッチング周波数が実用的な値となる
ように負荷に応じてヒステリシスコンパレータ２１のヒ
ステリシス幅を調整しているため、極めて面倒であっ
た。
を決定し、平均スイッチング周波数が実用的な値となる
ように負荷に応じてヒステリシスコンパレータ２１のヒ
ステリシス幅を調整しているため、極めて面倒であっ
た。
これに対して、本実施例のスイッチング周波数フィード
バック回路４１では、ＰＷＭインバータのスイッチング
素子の平均スイッチング周波数を検出してフィードバッ
クし、これが、使用するスイッチング素子に応じて予め
決定した平均スイッチング周波数の指令値に一致するよ
うにヒステリシスコンパレータ２１のヒステリシス幅Δ
ｉを自動的に制御するようにしている。具体的には、ス
イッチング素子の平均スイッチング周波数を検出し、そ
の平均スイッチング周波数と平均スイッチグ周波数指令
値との差を積分器４２で積分し、その出力にオフセット
値を加え、その結果に対応するヒステリシス幅Δｉに自
動的に制御するようにしている。従って、平均スイッチ
ング周波数指令値を設定すれば、負荷に応じてヒステリ
シス幅を調整する必要がない利点がある。なお、最大ス
イッチング周波数を１０ＫＨｚ程度に制限することは容
易に行なうことができる。
バック回路４１では、ＰＷＭインバータのスイッチング
素子の平均スイッチング周波数を検出してフィードバッ
クし、これが、使用するスイッチング素子に応じて予め
決定した平均スイッチング周波数の指令値に一致するよ
うにヒステリシスコンパレータ２１のヒステリシス幅Δ
ｉを自動的に制御するようにしている。具体的には、ス
イッチング素子の平均スイッチング周波数を検出し、そ
の平均スイッチング周波数と平均スイッチグ周波数指令
値との差を積分器４２で積分し、その出力にオフセット
値を加え、その結果に対応するヒステリシス幅Δｉに自
動的に制御するようにしている。従って、平均スイッチ
ング周波数指令値を設定すれば、負荷に応じてヒステリ
シス幅を調整する必要がない利点がある。なお、最大ス
イッチング周波数を１０ＫＨｚ程度に制限することは容
易に行なうことができる。
第５図は本発明の制御方法を第４図に示す三相ＰＷＭイ
ンバータに適用した具体的実施例を示している。同図に
おいて、中性点電位フィードバック回路３１では、発振
回路３０１からのクロックパルスが差分回路３０２を通
じて積分カウンタ３０３でカウントされるようになって
いる。積分カウンタ３０３は、差分回路３０２へＮグル
ープパワートランジスタＴｒun，Ｔｒvn，Ｔｒwnのオン
指令Ｕｎ，Ｖｎ，Ｗｎが与えられているときアップカウ
ンタとして働き、一方前記オン指令Ｕｎ，Ｖｎ，Ｗｎが
与えられていないときダウンカウンタとして働く。従っ
て、積分カウンタ３０３において、Ｐグループパワート
ランジスタＴｒup，Ｔｒvp，Ｔｒwpへのオン指令時間と
ＮグループパワートランジスタＴｒun，Ｔｒvn，Ｔｒwn
へのオン指令時間との差が積分される。積分カウンタ３
０３の出力は、マルチプライヤＤ／Ａ３０４において、
アナログ量に変換された後、積分定数Ｋ１と乗算され
る。マルチプライヤＤ／Ａ３０４からの出力つまり中性
点電位は帰還値ｅｎとして各相の電流指令値ｉ＊(u),ｉ
＊(v),ｉ＊(ｗ)にフィードバックされる。
ンバータに適用した具体的実施例を示している。同図に
おいて、中性点電位フィードバック回路３１では、発振
回路３０１からのクロックパルスが差分回路３０２を通
じて積分カウンタ３０３でカウントされるようになって
いる。積分カウンタ３０３は、差分回路３０２へＮグル
ープパワートランジスタＴｒun，Ｔｒvn，Ｔｒwnのオン
指令Ｕｎ，Ｖｎ，Ｗｎが与えられているときアップカウ
ンタとして働き、一方前記オン指令Ｕｎ，Ｖｎ，Ｗｎが
与えられていないときダウンカウンタとして働く。従っ
て、積分カウンタ３０３において、Ｐグループパワート
ランジスタＴｒup，Ｔｒvp，Ｔｒwpへのオン指令時間と
ＮグループパワートランジスタＴｒun，Ｔｒvn，Ｔｒwn
へのオン指令時間との差が積分される。積分カウンタ３
０３の出力は、マルチプライヤＤ／Ａ３０４において、
アナログ量に変換された後、積分定数Ｋ１と乗算され
る。マルチプライヤＤ／Ａ３０４からの出力つまり中性
点電位は帰還値ｅｎとして各相の電流指令値ｉ＊(u),ｉ
＊(v),ｉ＊(ｗ)にフィードバックされる。
中性点電位と各相の電流指令値ｉ＊(u),ｉ＊(v),ｉ
＊(ｗ)との差は、スイッチング周波数フィードバック回
路４１によってヒステリシス幅Δｉが制御されるヒステ
リシスコンパレータ２１Ｕ，２１Ｖ，２１Ｗへそれぞれ
入力される。前記スイッチング周波数フィードバック回
路４１では、発振回路４０１から予め平均スイッチング
周波数指令値に対応した周期で出されるクロックパルス
およびＮグループパワートランジスタＴｒun，Ｔｒvn，
Ｔｒwnのオン指令Ｕｎ，Ｖｎ，Ｗｎが差分回路４０２を
通じて積分カウンタ４０３でカウントされるようになっ
ている。積分カウンタ４０３は、発振回路４０１からの
クロックパルスによりカウントアップされ、一方前記オ
ン指令Ｕｎ，Ｖｎ，Ｗｎによりカウントダウンされる。
従って、積分カウンタ４０３において、パワートランジ
スタの平均スイッチング周波数と平均スイッチング周波
数指令値との差が積分される。積分カウンタ４０３の出
力は、マルチプライヤＤ／Ａ４０４において、アナログ
量に変換された後、積分定数Ｋ２と乗算される。マルチ
プライヤＤ／Ａ４０４からの出力は、リミッタ回路４０
５へ入力され、ヒステリシス幅Δｉの上下限値が制限さ
れる。
＊(ｗ)との差は、スイッチング周波数フィードバック回
路４１によってヒステリシス幅Δｉが制御されるヒステ
リシスコンパレータ２１Ｕ，２１Ｖ，２１Ｗへそれぞれ
入力される。前記スイッチング周波数フィードバック回
路４１では、発振回路４０１から予め平均スイッチング
周波数指令値に対応した周期で出されるクロックパルス
およびＮグループパワートランジスタＴｒun，Ｔｒvn，
Ｔｒwnのオン指令Ｕｎ，Ｖｎ，Ｗｎが差分回路４０２を
通じて積分カウンタ４０３でカウントされるようになっ
ている。積分カウンタ４０３は、発振回路４０１からの
クロックパルスによりカウントアップされ、一方前記オ
ン指令Ｕｎ，Ｖｎ，Ｗｎによりカウントダウンされる。
従って、積分カウンタ４０３において、パワートランジ
スタの平均スイッチング周波数と平均スイッチング周波
数指令値との差が積分される。積分カウンタ４０３の出
力は、マルチプライヤＤ／Ａ４０４において、アナログ
量に変換された後、積分定数Ｋ２と乗算される。マルチ
プライヤＤ／Ａ４０４からの出力は、リミッタ回路４０
５へ入力され、ヒステリシス幅Δｉの上下限値が制限さ
れる。
その結果、ヒステリシス幅Δｉをもつ各ヒステリシスコ
ンパレータ２１Ｕ，２１Ｖ，２１Ｗにおいて、中性点電
位ｅｎと各相の電流指令値ｉ＊(u),ｉ＊(v),ｉ＊(ｗ)と
の差と各相の電流検出値ｉ(u),ｉ(v),ｉ(ｗ)とが比較さ
れＰグループパワートランジスタＴｒup，Ｔｒvp，Ｔｒ
wpへのオン指令およびＮグループパワートランジスタＴ
ｒun，Ｔｒvn，Ｔｒwnへのオン指令が出力される。
ンパレータ２１Ｕ，２１Ｖ，２１Ｗにおいて、中性点電
位ｅｎと各相の電流指令値ｉ＊(u),ｉ＊(v),ｉ＊(ｗ)と
の差と各相の電流検出値ｉ(u),ｉ(v),ｉ(ｗ)とが比較さ
れＰグループパワートランジスタＴｒup，Ｔｒvp，Ｔｒ
wpへのオン指令およびＮグループパワートランジスタＴ
ｒun，Ｔｒvn，Ｔｒwnへのオン指令が出力される。
従って、これにより中性点のない負荷に対しても適用で
きるとともに、ドリフトの影響が補償され、かつ負荷に
応じてヒステリシス幅を調整する必要がない。
きるとともに、ドリフトの影響が補償され、かつ負荷に
応じてヒステリシス幅を調整する必要がない。
［発明の効果］ 以上の通り、本発明によれば、定常偏差がなく、かつ過
渡特性の優れた第２図の方式を、中性点のない負荷に対
しても適用できる上、ドリフトなどの影響も受けず、し
かも、平均スイッチング周波数を設定するのみで、負荷
に応じてヒステリシス幅の調整が不要なＰＷＭインバー
タの制御方法を提供できる。
渡特性の優れた第２図の方式を、中性点のない負荷に対
しても適用できる上、ドリフトなどの影響も受けず、し
かも、平均スイッチング周波数を設定するのみで、負荷
に応じてヒステリシス幅の調整が不要なＰＷＭインバー
タの制御方法を提供できる。
第１図および第２図はそれぞれ従来のＰＷＭインバータ
の制御方法を示すブロック図、第３図は本発明の制御方
法の一実施例を示すブロック図、第４図は三相ＰＷＭイ
ンバータを示す回路図、第５図は本発明の制御方法を三
相ＰＷＭインバータに適用した実施例を示すブロック図
である。 ２１，２１Ｕ，２１Ｖ，２１Ｗ…ヒステリシスコンパレ
ータ、３１…中性点電位フィードバック回路、４１…ス
イッチング周波数フィードバック回路、Ｔｒup、Ｔｒv
p、Ｔｒwp、Ｔｒun、Ｔｒvn、Ｔｒwn…スイッチング素
子としてのパワートランジスタ。
の制御方法を示すブロック図、第３図は本発明の制御方
法の一実施例を示すブロック図、第４図は三相ＰＷＭイ
ンバータを示す回路図、第５図は本発明の制御方法を三
相ＰＷＭインバータに適用した実施例を示すブロック図
である。 ２１，２１Ｕ，２１Ｖ，２１Ｗ…ヒステリシスコンパレ
ータ、３１…中性点電位フィードバック回路、４１…ス
イッチング周波数フィードバック回路、Ｔｒup、Ｔｒv
p、Ｔｒwp、Ｔｒun、Ｔｒvn、Ｔｒwn…スイッチング素
子としてのパワートランジスタ。
Claims (1)
- 【請求項１】三相負荷を駆動する三相ＰＷＭインバータ
の出力電流を検出し、この検出値と各相指令値とを各相
毎にヒステリシスコンパレータで比較し、この各ヒステ
リシスコンパレータの出力により前記インバータの各相
スイッチング素子をスイッチング動作させるＰＷＭイン
バータの制御方法において、前記三相負荷の中性点電位
を求め、この中性点電位を前記各相指令値に負帰還させ
る一方、前記スイッチング素子の平均スイッチング周波
数を検出し、その平均スイッチング周波数が前記スイッ
チング素子に応じて予め決定したスイッチング周波数指
令値と一致するように各相のヒステリシスコンパレータ
のヒステリシス幅を制御することを特徴とするＰＷＭイ
ンバータの制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59009882A JPH065990B2 (ja) | 1984-01-23 | 1984-01-23 | Ｐｗｍインバータの制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59009882A JPH065990B2 (ja) | 1984-01-23 | 1984-01-23 | Ｐｗｍインバータの制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60156272A JPS60156272A (ja) | 1985-08-16 |
| JPH065990B2 true JPH065990B2 (ja) | 1994-01-19 |
Family
ID=11732522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59009882A Expired - Fee Related JPH065990B2 (ja) | 1984-01-23 | 1984-01-23 | Ｐｗｍインバータの制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065990B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03107377A (ja) * | 1989-09-20 | 1991-05-07 | Juki Corp | インバータ |
| US5258904A (en) * | 1992-04-23 | 1993-11-02 | Ford Motor Company | Dither control method of PWM inverter to improve low level motor torque control |
| JP2007020262A (ja) * | 2005-07-06 | 2007-01-25 | Toshiba Mitsubishi-Electric Industrial System Corp | 電力変換装置 |
| GB0717958D0 (en) * | 2007-09-14 | 2007-10-24 | Motorola Inc | Power supply controller circuitry |
| JP5415211B2 (ja) * | 2009-09-30 | 2014-02-12 | 株式会社東芝 | 電圧形インバータの制御装置 |
| CN115224948A (zh) * | 2022-08-15 | 2022-10-21 | 深圳市高斯宝电气技术有限公司 | 一种llc谐振变换器的控制方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58144575A (ja) * | 1982-02-19 | 1983-08-27 | Hitachi Ltd | Ｐｗｍ変換器電源装置の制御回路 |
-
1984
- 1984-01-23 JP JP59009882A patent/JPH065990B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58144575A (ja) * | 1982-02-19 | 1983-08-27 | Hitachi Ltd | Ｐｗｍ変換器電源装置の制御回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60156272A (ja) | 1985-08-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4035710A (en) | Pulse width modulated voltage regulator-converter/power converter having means for improving the static stability characteristics thereof | |
| US4364109A (en) | Control device of inverters | |
| US4694383A (en) | Controller for a resonant converter | |
| JPH0634594B2 (ja) | 電圧形インバ−タ | |
| EP0009784B1 (en) | System for driving dc motor | |
| KR100233956B1 (ko) | 전압형 인버터 장치 및 그 제어방법 | |
| US4050006A (en) | Inverter having constant frequency chopper synchronized to modulation frequency | |
| US3644847A (en) | Frequency-following voltage-controlled filter providing substantially constant output amplitude | |
| US4249236A (en) | Controller for power converter | |
| US4246528A (en) | System for controlling alternating current motors | |
| JPH065990B2 (ja) | Ｐｗｍインバータの制御方法 | |
| US4458199A (en) | Link regulator with feed forward switching control | |
| JP3206866B2 (ja) | インバータのデッドタイム補償方法 | |
| JPS61216859A (ja) | ア−ク溶接用電源 | |
| US4547843A (en) | Multiple output DC power supply | |
| JPH0295174A (ja) | 電力変換装置 | |
| JPH0132754B2 (ja) | ||
| EP0056059A1 (en) | Speed control device for electric motor | |
| JPS6349478B2 (ja) | ||
| JPS5914366A (ja) | パルス幅変調インバ−タの制御方法 | |
| JPH04289799A (ja) | ステップモータの定電流駆動回路 | |
| JP2718252B2 (ja) | 電源装置 | |
| JPS605756Y2 (ja) | 直流安定化電源装置 | |
| JP3024708B2 (ja) | 電流形インバ―タ | |
| JPS60125136A (ja) | 電力変換装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |