JPH03274727A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03274727A JPH03274727A JP7431990A JP7431990A JPH03274727A JP H03274727 A JPH03274727 A JP H03274727A JP 7431990 A JP7431990 A JP 7431990A JP 7431990 A JP7431990 A JP 7431990A JP H03274727 A JPH03274727 A JP H03274727A
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- JP
- Japan
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- insulator substrate
- thin film
- stage
- insulator
- insulating substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 5
- 239000004065 semiconductor Substances 0.000 title claims description 4
- 239000000758 substrate Substances 0.000 claims abstract description 40
- 239000010409 thin film Substances 0.000 claims abstract description 15
- 238000000034 method Methods 0.000 claims abstract description 14
- 239000004020 conductor Substances 0.000 claims abstract description 12
- 238000000992 sputter etching Methods 0.000 claims abstract description 11
- 239000012212 insulator Substances 0.000 abstract description 21
- 238000005530 etching Methods 0.000 abstract description 6
- 150000002500 ions Chemical class 0.000 abstract description 6
- 238000001039 wet etching Methods 0.000 abstract description 2
- 230000003116 impacting effect Effects 0.000 abstract 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 239000010408 film Substances 0.000 description 1
Landscapes
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
り粟上旦秒且立立
この発明は、半導体装置の製造方法に関し、特に絶縁体
基板もしくは絶縁体基板上に形成された絶縁体薄膜を、
絶縁体基板のセットされるステージに凹凸のあるイオン
エツチング装置で加工する方法に関する。
基板もしくは絶縁体基板上に形成された絶縁体薄膜を、
絶縁体基板のセットされるステージに凹凸のあるイオン
エツチング装置で加工する方法に関する。
従」をＩ動転
従来、この種の方法では、第３図に示すように、溝有り
のステージ１に被エツチング材料である絶縁体基板２（
例えばＧａＡｓ基板）をのせてイオンエツチングしてい
た。ステージｌの溝３は、絶縁体基板２を自動搬送する
ためのりフタ−４の収納のために必要な溝である。とこ
ろでこの工程では、絶縁体基板２上の空間に存在するイ
オンを、絶縁体基板２の表面に入射させて絶縁体基板２
もしくは絶縁体基板２上に形成された絶縁体薄膜（例え
ばＧａＡｓ基板上に成長させた５ＩＯ２膜）を加工する
ことを目的としており、イオンの絶縁体基板２の表面へ
の入射エネルギー、入射密度によって、絶縁体基板２も
しくは絶縁体基板２上に形成された絶縁体薄膜のエツチ
ング速度は上下する。またステージ１は、電流を流す目
的で導体で作られており、ある電位（通常マイナス数十
〜数百Ｖ、もしくはＯＶ）に保たれる。
のステージ１に被エツチング材料である絶縁体基板２（
例えばＧａＡｓ基板）をのせてイオンエツチングしてい
た。ステージｌの溝３は、絶縁体基板２を自動搬送する
ためのりフタ−４の収納のために必要な溝である。とこ
ろでこの工程では、絶縁体基板２上の空間に存在するイ
オンを、絶縁体基板２の表面に入射させて絶縁体基板２
もしくは絶縁体基板２上に形成された絶縁体薄膜（例え
ばＧａＡｓ基板上に成長させた５ＩＯ２膜）を加工する
ことを目的としており、イオンの絶縁体基板２の表面へ
の入射エネルギー、入射密度によって、絶縁体基板２も
しくは絶縁体基板２上に形成された絶縁体薄膜のエツチ
ング速度は上下する。またステージ１は、電流を流す目
的で導体で作られており、ある電位（通常マイナス数十
〜数百Ｖ、もしくはＯＶ）に保たれる。
ところで、上記の従来の技術においては、溝３のところ
で等電位面が溝３の形状にそって曲がり、絶縁体基板２
の上の空間の等電位面もその影響を受けて曲がり、よっ
てイオンの絶縁体基板２の表面への入射エネルギー、入
射密度が溝３の上付近において、局所的に他の部分と異
なりエツチング速度が局所的に他の部分と異なるという
欠点があった。
で等電位面が溝３の形状にそって曲がり、絶縁体基板２
の上の空間の等電位面もその影響を受けて曲がり、よっ
てイオンの絶縁体基板２の表面への入射エネルギー、入
射密度が溝３の上付近において、局所的に他の部分と異
なりエツチング速度が局所的に他の部分と異なるという
欠点があった。
１の
この発明では、凹凸のあるステージと、絶縁体基板との
間に平坦な導体を介在させ、イオンエツチングすること
を特徴とする。
間に平坦な導体を介在させ、イオンエツチングすること
を特徴とする。
在里
上記の平坦な導体により、平坦な等電位面をつくり、絶
縁体基板表面へのイオンの入射エネルギー、入射密度を
均一にし、絶縁体基板もしくは絶縁体基板上に形成され
た絶縁体薄膜のエツチング速度を均一にすることができ
る。
縁体基板表面へのイオンの入射エネルギー、入射密度を
均一にし、絶縁体基板もしくは絶縁体基板上に形成され
た絶縁体薄膜のエツチング速度を均一にすることができ
る。
災胤健
以下、この発明について図面を参照して説明する。
第１図はこの発明の第１実施例の方法を説明するための
断面図である。絶縁体基板２のステージ１との当接面に
導体薄膜１５をあらかじめ形成しておき、イオンエツチ
ングを実施する。こうすることにより、ステージ１の溝
３の上の絶縁体基板２の上の空間の等電位面は平坦にな
る。
断面図である。絶縁体基板２のステージ１との当接面に
導体薄膜１５をあらかじめ形成しておき、イオンエツチ
ングを実施する。こうすることにより、ステージ１の溝
３の上の絶縁体基板２の上の空間の等電位面は平坦にな
る。
イオンエツチング後、導体薄膜５が不要であれば、導体
薄膜５を絶縁体基板２によりウェットエツチング等の方
法を用いて除去する。
薄膜５を絶縁体基板２によりウェットエツチング等の方
法を用いて除去する。
災胤囲２
第２図はこの発明の第２実施例の方法を説明するための
断面図である。この実施例は前記第１の実施例の導体薄
膜５の代わりに導体製トレー６を用いた点を除いては、
第１の実施例と同様であるため、同一部分に同一参照符
号を付してその説明を省略する。この実施例では、第１
の実施例の導体薄膜５を絶縁体基板２のステージ１との
当接面にイオンエツチング前に形成すること、およびイ
オンエツチング後除去するというようなことは行う必要
がなくなるという利点がある。
断面図である。この実施例は前記第１の実施例の導体薄
膜５の代わりに導体製トレー６を用いた点を除いては、
第１の実施例と同様であるため、同一部分に同一参照符
号を付してその説明を省略する。この実施例では、第１
の実施例の導体薄膜５を絶縁体基板２のステージ１との
当接面にイオンエツチング前に形成すること、およびイ
オンエツチング後除去するというようなことは行う必要
がなくなるという利点がある。
発効１ｕ鮎監
板との間に平坦な導体を介在させることにより、絶縁体
基板もしくは絶縁体基板上に形成された絶縁体薄膜のエ
ツチングレートを均一にできるという効果がある。
基板もしくは絶縁体基板上に形成された絶縁体薄膜のエ
ツチングレートを均一にできるという効果がある。
第１図はこの発明の第１実施例の方法を説明するための
断面図である。第２図はこの発明の第２実施例の方法を
説明するための断面図である。第３図は従来例の方法を
説明するための断面図である。 １・・・・・・ステージ、 ２・・・・・・絶縁体基板、 ３・・・・・・溝、 ４・・・・・・リフター、 ５・・・・・・導体薄膜、 第１図 第 ２ 図
断面図である。第２図はこの発明の第２実施例の方法を
説明するための断面図である。第３図は従来例の方法を
説明するための断面図である。 １・・・・・・ステージ、 ２・・・・・・絶縁体基板、 ３・・・・・・溝、 ４・・・・・・リフター、 ５・・・・・・導体薄膜、 第１図 第 ２ 図
Claims (1)
- 凹凸のあるステージに絶縁体基板もしくは絶縁体基板
上に形成された絶縁体薄膜をセットして、イオンエッチ
ング装置で加工する工程において、絶縁体基板とイオン
エッチング装置のステージとの間に平坦な導体を介在さ
せることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7431990A JPH03274727A (ja) | 1990-03-23 | 1990-03-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7431990A JPH03274727A (ja) | 1990-03-23 | 1990-03-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03274727A true JPH03274727A (ja) | 1991-12-05 |
Family
ID=13543683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7431990A Pending JPH03274727A (ja) | 1990-03-23 | 1990-03-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03274727A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002373887A (ja) * | 2001-06-15 | 2002-12-26 | Ulvac Japan Ltd | 高誘電体のエッチング装置 |
-
1990
- 1990-03-23 JP JP7431990A patent/JPH03274727A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002373887A (ja) * | 2001-06-15 | 2002-12-26 | Ulvac Japan Ltd | 高誘電体のエッチング装置 |
| JP4666817B2 (ja) * | 2001-06-15 | 2011-04-06 | 株式会社アルバック | 高誘電体のエッチング装置 |
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