JPS6118135A - 選択的エツチング方法及び質量輸送ベリードヘテロ構造レーザの製造方法 - Google Patents

選択的エツチング方法及び質量輸送ベリードヘテロ構造レーザの製造方法

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JPS6118135A
JPS6118135A JP60140099A JP14009985A JPS6118135A JP S6118135 A JPS6118135 A JP S6118135A JP 60140099 A JP60140099 A JP 60140099A JP 14009985 A JP14009985 A JP 14009985A JP S6118135 A JPS6118135 A JP S6118135A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体装置、特に選択的エツチング技術に関す
る。
従来の技術及びその問題点 多層へテロエピタキシャルウェハは数多くの半導体部品
の製造に用いられている。実際に部品を形成する際これ
らの層の一又は複数をアンダーカットすることが度々必
要となる。かかる部品の例としては例えばゼット・エル
・リャウ他、アブライド フィジックス レターズ 4
0 (7)568−57.9頁、1982年4月1日号
、ティー・アール・ジエン他、ジャーナル オブ アプ
ライド フィジックス 54 (5)  2407−2
412頁、1983年3月号、又はニー・ハツンン他、
アプライド フィジックス レターズ 43(5) 、
403−405頁、1983年9月1日号により述べら
れた質量輸送ベリードヘテロ構造(MTBH)レーザが
ある。
問題点を解決するための手段 本発明は第1の層(4)は別の層(1)のと同一の半導
体材料又は類似の半導体材料よりなり、該別の層(1)
は他の半導体材料よりなる一又は複数の層(5)により
第1の層(4)と隔てられており、第1の層(4)は互
いに異なる半導体材料よりなる2つの層(5,3)の間
に隣接して配設され、別の層(1)は最外層を形成する
構造の多層構造体の第1の層(4)を別の層(1)を著
しくエツチングすることなく選択的にエツチングする方
法であって、第1の層及び別のII(4,1)の双方を
2つの隣接した層(5,3)の間の第1の層(4)に凹
部(10)が形成されるよう少量予備エツチングする段
階と、予備エツチングされた構造体にエツチング抵抗物
(11)を少なくとも別の層(1)の残りの部分が覆わ
れるが凹部(10)の壁は覆われないよう施す段階と、
第1の層(4)を所定量さらにエツチングする段階とよ
りなることを特徴とする選択的エツチング方法を提供す
る 本発明はさらに一の導電性タイプの102層(3)上に
配設されたGa I nAsP活性層(4)と、Ga1
nASP活性層(4)上に配設された逆の導電性タイプ
の102層(5)と、逆の導電性タイプの102層(5
)上に配設された逆の導電性タイプのGa1nAsP接
触層(1)とよりなる多層構造体中に質量輸送ベリード
ヘテロ構造レーザを製造する方法であって、Qa 1 
nAsP接触層(11)に2つの細長窓(7)を有する
マスキング層(6)を設ける段階と、多層構造体を一の
S電性タイプの102層(3)まで窓(7)を介してエ
ツチング−し、もって間にメサ(9)を有づる一対のチ
ャンネル(8)を形成する段階と、該エツチングにより
露出された両方のGa1nAsPFiをGaInAsP
選択エツチングにより少量予備エツチングしもって凹部
(10’)をマスキング層(6)の下に、また凹部(1
0)を逆の導電性タイプの102層(5)の下に形成す
る段階と、マスキング層(6)を除去し該予備エツチン
グされた多層構造体上に高周波二酸化珪素(11)をそ
の厚さがrnP層(5)下の該凹部(10)で他のどの
部分よりも実質的に薄くなるように付着する段階と、該
高周波二酸化珪素で被覆された予備エツチングされた多
層構造体を高周波二酸化珪素がInPli!(5)下の
凹部(10)の壁からのみ除去されるに見合う時間だ【
プエッチングする段階と、ざらにGa1nAsF’活性
層(4)をエツチングしてレーザ用の活性領[(16)
を形成する段階゛と、残りの高周波二酸化珪素(11)
を除去する段階と、質量輸送過程を実行し102層(5
)下のエツチングされた凹部(10)をInPで充填す
る段階と、二酸化珪素層(12)をかく処理された構造
に付着させる段階と、窓(13)をメサの付着された二
酸化珪素層(12)に開け、もってGa I nAsP
接触層(1)を露出する段階と、該付着された二酸化珪
素(12)上に金属被覆層(14)を付着させまた露出
されたGaInAsP接触層(1)と接触させる段階と
よりなることを特徴とする製造方法を提供する。
実施例 以下本発明の実施例につき図面を参照して説明する。
第1図はMTBHレーザ構造体の模式的断面図を示す。
この特定のIII造体は例えば上記第1の文献に記述さ
れたAU−Zn合金化接触ではなくGaInAsP接触
層1を有する。GaInAsP接触層は装置により良い
電気接触を与え、そのCW(持続波)動作を改善する。
第1図のレーザ構造はn型1nP基板2と、n型InP
エピタキシャルN3と、ドープされない4成分系Ga1
nAsP活性層4と、p型InPエピタキシャル層5及
びp型である4成分系Ga1nASP接触層1とよりな
る多層へテロエピタキシャルウェハより形成される。層
3,4.5及び1は通常の液相エピタキシー(LPE)
により成長される。
第1図に示す構造体はエッチマスク6(第2図)を接触
層上にそれを例えばシロツクス(Sil。
X)SiO2により被覆することにより与え、また図示
した断面に直交する方向に延在する2つの窓7をフォト
リソグラフィーで形成することにより製造される。かく
して引続く種々の′エピタキシャル層を横切る非選択的
エツチングを用いたエツチング過程により第2図の断面
に垂直に延在し、中央のメサ9により隔てられた2本の
チャンネル8が形成される。非選択的エツチングは H
CI:Cトh   C0OH:H202(1:2:1)
   (KKl−121)によりなってもよい。
チャンネル8のエツチングの後、またエッチマスク6が
その場所にある間に4成分系選択的エツチングが活性層
4の微小部分く約0.25μm)を除去(予備エツチン
グ)して凹部10を形成しまた同時に接触層1の微小部
分を除去して凹部10′を形成するのに用いられる。典
型的には4成分系選択的エツチングはKOH:に3’F
e (CN)s  :H20(3,20:4.8a:2
8m1)よりなりエツチング時間は短く3秒程度である
。この段階での構造体は第2図に示した如くになる。
5i02エツチマスク6が次に除去され高周波S!Oz
の層11がウェハ全体上に付着される。
層11の厚さは高周波反応室に面する平坦面上で約12
00人(120nm)でありまた高周波反応室に直接面
していない面上ではより薄い。この厚さはまた垂直面上
では約400人(40nm)でありまたエツチングされ
たGaInAsP活性層4の凹部10内では100人(
10nm)未満である。活性層4中の凹部10内のSi
O2薄層は例えば緩IjHF中で5秒間エツチングする
などにより、他の部分には顕著な厚さの5102を残し
たまま除去される。最終的なエツチング段階は上記のK
OH:に3 Fe (CN)6  :H20でもよい選
択的4成分系エツチングを用いて実行され、凹部10の
深さを増大させまた従ってメサ9内の活性層の中を必要
な値へと減少させる。4成分系接触層1は5fOz11
により保護されているのでそれ以上のエツチングは起こ
らない。構造体はその結果第4図に示す如くなる。
第1図のHTBHレーザを製造するには3tQz11は
例えば緩II)−IF等により完全にウェハから除去さ
れ、質量過程が実行され活性層4のエツチングされた凹
部10が第1図に破線で示した如くInPにより充填さ
れる。5fO2絶縁層12がウェハ全体に付着され、窓
13がメサ頂部に例えば反応性イオンエツチングにより
開けられる。金属被覆層14が引続き付着され窓13を
介してメ勺9の接触層1と接触する。
ここでは1個のMTBHレーザの製造のみを述べたが、
ウェハ上に複数のMTBHレーザ装置を製造し、その後
方いに分別し及び/又はさらに従来通りに処理し得るこ
とも明らかであろう。各レーザ装置はメサ活性領域9を
も含めてメサ9の両側に肩15を含む。肩15はレーザ
装置をその後支持体に結合する際の機械的保護として重
要である。MTBHレーザ自体はメサ活性領域9(第4
図)により形成されておりInPにより完全に包囲され
た4成分系活性域16(第1図)よりなり、層3及び5
及び破線で示した質量輸送域を有する。
4成分系活性域16はInP層3及び5と平行及び垂直
に交わる各面により導波路を形成する。印加された駆動
電流は活性領域16をそれに平行な2つのrnpp−n
接合部よりも選択的に流れ、活性領域より光ビーム出力
を生ぜしめる。この選択的1電はGa1nAsPのもの
(0,95eV)より大きなInPのバンドギ17ツプ
(1,35eV)のためである。
本発明によるアンダーカットエツチング技術は、特定の
へテロエピタキシャル組合わせ(GalnAsP/In
P/Ga1nAsP/InP)及びMTBHレーザ装置
の製造に関して説明したがこれらに限定されるものでは
ない。これはまたアンダーカットせんとする層が頂部層
と同一又は同様な組成であり、頂部層はそれを保護する
m置が講ぜられなければエツチングにより除去されてし
まうが如き半導体材料のいかなる組合わせに対しても用
い得る。上述の過程では活性層が当初選択的4成分系エ
ツチングによりエツチングdれる際、頂部層の微小部分
(0,25μm)が必然的に除去されてしまうが、これ
による顕著な影響はない。
本過程は高周波付着された5fOz(層11)の厚さが
高周波反応室において被覆面とS i OZ源の方向と
のなす角度゛に依存する事実を利用している。
エツチングされた凹部をInPで充填する質量輸送過程
は先に述べた文献に開示された如き従来技術によって行
ってもよく、また本発明者による英国特許出願箱841
6417号に開示した如くに行ってもよい。
【図面の簡単な説明】
第1図は本発明による選択的エツチング技術を含む方法
により製造された質量輸送ベリードヘテロ構造(MTB
H)レーザの断面図、第2図から第4図は第1図に示ず
構造体を製造するための活性層の選択的エツチングの3
段階を示す断面図である。 1・GaInAsP接触層、2−n型1nP基板、3・
・・n型InPエピタキシャル層、4・・・GaInA
sP活性層、5・・・p型InPエピタキシャル層、6
・・・エッチマスク、7.13・・・窓、8・・・チャ
ンネル、9・・・メサ、10・・・凹部、11・・・S
to 2層、12・・・5fO2絶縁層、14・・−金
属被覆層、15・・・肩、16・・・レーザ活性領域。 特許出願人 スタンダード テレフォンズアンド ケー
ブルス パブリック リミテッド

Claims (9)

    【特許請求の範囲】
  1. (1)第1の層(4)は別の層(1)のと同一の半導体
    材料又は類似の半導体材料よりなり、該別の層(1)は
    他の半導体材料よりなる一又は複数の層(5)により第
    1の層(4)と隔てられており、第1の層(4)は互い
    に異なる半導体材料よりなる2つの層(5、3)の間に
    配設され、該別の層(1)は最外層を形成する構造の多
    層構造体の第1の層(4)を別の層(1)を著しくエッ
    チングすることなく選択的にエッチングする方法であつ
    て、第1の層及び別の層(4、1)の双方を該2つの隣
    接した層(5、3)の間の第1の層(4)に凹部(10
    )が形成されるよう少量予備エッチングする段階と、予
    備エッチングされた構造体にエッチング抵抗物(11)
    を少なくとも別の層(1)の残りの部分が覆われるが凹
    部(10)の壁は覆われないよう施す段階と、第1の層
    (4)を所定量さらにエッチングする段階とよりなるこ
    とを特徴とする選択的エッチング方法。
  2. (2)該予備エッチング段階に先立ちマスキング層(6
    )を該別の層(1)上に設け、該予備エッチング段階中
    に凹部(10′)を該マスキング層(6)下の該別の層
    (1)に形成し、また該マスキング層(6)をエッチン
    グ抵抗物(11)を設ける前に除去することを特徴とす
    る特許請求の範囲第1項記載の方法。
  3. (3)マスキング(6)を該別の層(1)の上に設けた
    後で該予備エッチング段階の前に窓(7)を該マスキン
    グ層(6)に開け、多層構造体を窓(7)を通してエッ
    チングし、第1及び別の層(4、1)及びその間にある
    一又は複数の層(5)を露出することを特徴とする特許
    請求の範囲第2項記載の方法。
  4. (4)エッチング抵抗物質(11)は高周波プラズマ技
    術により与えられる二酸化珪素よりなり、予備エッチン
    グされた構造体に第1の層(4)に付随した凹部(10
    )の壁で他のどの部分よりも実質的に薄くなるように高
    周波二酸化珪素の被覆を施し、また第1の層(4)の該
    引続くエッチングに先立ち被覆された予備エッチングさ
    れた構造体を第1の層(4)に不随した凹部(10)の
    壁からのみ二酸化珪素被覆を除去するに見合う時間エツ
    チングすることを特徴とする特許請求の範囲第1項から
    第3項中いずれか一項記載の方法。
  5. (5)第1及び別の層(4、1)はGaInAsPより
    なり、第1及び別の層は第1のInP層(5)より隔て
    られ、第1の層(4)は該第1のInP層(5)と別の
    InP層(3)との間に配設されていることを特徴とす
    る特許請求の範囲第1項ないし第4項中いずれか一項記
    載の方法。
  6. (6)第1の層(4)はさらにエッチングされてレーザ
    の活性領域を与える活性GaInAsP層であり、別の
    層(1)はp型GaInAsPよりなりレーザ用電気接
    触層をなし、第1のInP層(5)はp型でありまた別
    のInP層(3)はn型であることを特徴とする特許請
    求の範囲第5項記載の方法。
  7. (7)一の導電性タイプのInP層(3)上に配設され
    たGaInAsP活性層(4)と、GaInAsP活性
    層(4)上に配設された逆の導電性タイプのInP層(
    5)と、逆の導電性タイプのInP層(5)上に配設さ
    れた逆の導電性タイプのGaInAsP接触層(1)と
    よりなる多量構造体中に質量輸送ベリードヘテロ構造レ
    ーザを製造する方法であつて、GaInAsP接触層(
    11)に2つの細長窓(7)を有するマスキング層(6
    )を設ける段階と、多層構造体を一の導電性タイプのI
    nP層(3)まで窓(7)を介してエッチングし、もつ
    て間にメサ(9)を有する一対のチャンネル(8)を形
    成する段階と、該エッチングにより露出された両方のG
    aInAsP層をGaInAsP選択エッチングにより
    少量予備エッチングしもつて凹部(10′)をマスキン
    グ層(6)の下に、また凹部(10)を逆の導電性タイ
    プのInP層(5)の下に形成する段階と、マスキング
    層(6)を除去し該予備エッチングされた多層構造体上
    に高周波二酸化珪素(11)をその厚さがInP層(5
    )下の該凹部(10)で他のどの部分よりも実質的に薄
    くなるように付着する段階と、該高周波二酸化珪素で被
    覆された予備エッチングされた多層構造体を高周波二酸
    化珪素がInP層(5)下の凹部(10)の壁からのみ
    除去されるに見合う時間だけエッチングする段階と、さ
    らにGaInAsP活性層(4)をエッチングしてレー
    ザ用の活性領域(16)を形成する段階と、残りの高周
    波二酸化珪素(11)を除去する段階と、質量輸送過程
    を実行しInP層(5)下のエッチングされた凹部(1
    0)をInPで充填する段階と、二酸化珪素層(12)
    をかく処理された構造体に付着させる段階と、窓(13
    )をメサの付着された二酸化珪素層(12)に開け、も
    つてGaInAsP接触層(1)を露出する段階と、該
    付着された二酸化珪素(12)上に金属被覆層(14)
    を付着させまた露出されたGaInAsP接触層(1)
    と接触させる段階とよりなることを特徴とする製造方法
  8. (8)特許請求の範囲第1項から第6項中いずれか1項
    記載の方法による多層構造体の選択的エッチングを製造
    過程に含む半導体装置。
  9. (9)特許請求の範囲第7項記載の方法により製造され
    た質量輸送ベリードヘテロ構造レーザ。
JP60140099A 1984-06-28 1985-06-26 選択的エツチング方法及び質量輸送ベリードヘテロ構造レーザの製造方法 Pending JPS6118135A (ja)

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GB08416412A GB2160823B (en) 1984-06-28 1984-06-28 Semiconductor devices and their fabrication
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4777148A (en) * 1985-01-30 1988-10-11 Massachusetts Institute Of Technology Process for making a mesa GaInAsP/InP distributed feedback laser
GB2175442B (en) * 1985-05-15 1989-05-24 Stc Plc Laser manufacture
US4764246A (en) * 1985-08-06 1988-08-16 American Telephone And Telegraph Company, At&T Bell Laboratories Buried undercut mesa-like waveguide and method of making same
JPH0716077B2 (ja) * 1985-10-11 1995-02-22 三菱電機株式会社 半導体レーザ装置の製造方法
GB8618373D0 (en) * 1986-07-28 1986-09-03 British Telecomm Fabrication technique
US4858241A (en) * 1987-05-26 1989-08-15 Kabushiki Kaisha Toshiba Semiconductor laser device
DE3887567T2 (de) * 1987-05-26 1994-06-01 Toshiba Kawasaki Kk Halbleiterlaservorrichtung und Verfahren zu ihrer Herstellung.
JPS6461081A (en) * 1987-09-01 1989-03-08 Japan Res Dev Corp Distributed-feedback type semiconductor laser and manufacture thereof
KR910008439B1 (ko) * 1989-04-06 1991-10-15 재단법인 한국전자통신연구소 매립형 레이저 다이오드의 제조방법
US4980314A (en) * 1989-06-06 1990-12-25 At&T Bell Laboratories Vapor processing of a substrate
US4944838A (en) * 1989-08-03 1990-07-31 At&T Bell Laboratories Method of making tapered semiconductor waveguides
US5082799A (en) * 1990-09-14 1992-01-21 Gte Laboratories Incorporated Method for fabricating indium phosphide/indium gallium arsenide phosphide buried heterostructure semiconductor lasers
US5222091A (en) * 1990-09-14 1993-06-22 Gte Laboratories Incorporated Structure for indium phosphide/indium gallium arsenide phosphide buried heterostructure semiconductor
US5270245A (en) * 1992-11-27 1993-12-14 Motorola, Inc. Method of forming a light emitting diode
TW347597B (en) * 1994-01-31 1998-12-11 Mitsubishi Chem Corp Method of forming a groove in a semiconductor laser diode and a semiconductor laser diode
DE4427840A1 (de) * 1994-07-28 1996-02-01 Osa Elektronik Gmbh Verfahren zur Effizienzerhöhung von A¶I¶¶I¶¶I¶B¶V¶ - Halbleiter-Chips
CN104409605B (zh) * 2014-11-28 2017-10-27 杭州士兰明芯科技有限公司 一种高压芯片led结构及其制作方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL7505134A (nl) * 1975-05-01 1976-11-03 Philips Nv Werkwijze voor het vervaardigen van een half- geleiderinrichting.
GB2114808B (en) * 1981-12-01 1985-10-09 Standard Telephones Cables Ltd Semiconductor laser manufacture
US4468850A (en) * 1982-03-29 1984-09-04 Massachusetts Institute Of Technology GaInAsP/InP Double-heterostructure lasers

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