JPH03271951A - データアクセス方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 データアクセス方式に関し、 アドレスの指定を２段階行う方式のデータアクセスであ
っても、製造価格の上昇をを招くことな（、実行速度を
高めてデータアクセス手段の高速アクセスを行うことの
できるデータアクセス方式を提供することを目的とし、 外部のデータ処理手段から出力された第１のアドレスを
データアクセス手段のアドレス保持手段に取り込み、該
アドレス保持手段に取り込まれた第１のアドレスに対応
してデータアクセス手段に第１のデータをアクセスし、
アクセスした第１のデータをアドレスとして使用し、再
びデータアクセス手段に対して第２のデータをアクセス
することにより、データ処理手段とデータアクセス手段
との間で第２のデータのアクセスを行うデータアドレス
方式において、前記データアクセス手段に、第２のアド
レス保持手段を設け、該第２のアドレス保持手段は、デ
ータアクセス手段からアクセスされた前記第１のデータ
を、少なくとも外部のデバイスを経由せずに取り込み、
第２のアドレス保持手段に取り込まれた第１のデータを
アドレスとして使用し、再びデータアクセス手段をアク
セスして第２のデータを選択するように構成する。

また、ＣＰＵから出力された第１のアドレスをメモリの
レジスタに取り込み、該レジスタ番こ取り込まれた第１
のアドレスに対応してメモリに第１のデータをアクセス
し、アクセスした第１のデータをアドレスとして使用し
、再びメモリに対して第２のデータをアクセスすること
により、ＣＰＵとメモリとの間で第２のデータのアクセ
スを行うデータアクセス方式において、前記メモリに、
第２のレジスタを設け、該第２のレジスタは、メモリか
らアクセスされた前記第１のデータを、少なくとも外部
のデバイスを経由せずに取り込み、第２のレジスタに取
り込まれた第１のデータをアドレスとして使用し、再び
メモリをアクセスして第２のデータを選択するように構
成する。

〔産業上の利用分野〕

本発明は、データアクセス方式に係り、詳しくは、例え
ばメモリからの高速読出しを行うデータアクセス方式に
関する。

近年のコンピュータに高速化の要求に対し、記憶装置の
高速アクセスが必要になっている。ところが、一般には
中央処理装置（以下、ＣＰＵという）から渡すアドレス
情報に対するアクセスのために、ＣＰＵとメモリの間で
情報のやりとりを行うのに比較的に多くの時間を要し、
この改善が望まれている。

【従来の技術〕

従来のデータアクセス方式、具体的にはメモリ制御方式
では、高速アクセスを行うために、プロダラムを実行す
るＣＰＵとメモリとの間に高速アクセス可能な読み書き
メモリ　（以下、キャッシュメモリという）を置いて、
予めＣＰＵの動作の隙間をねらってメモリからキャッシ
ュメモリへ内容を転送しておくことで、ＣＰＵとメモリ
との間で情報の授受を行っている。

具体的に説明すると、第３図のように示され、これはア
ドレスの指定を２段階行う方式のメモリアクセスの例で
ある。同図において、１はメモリ、２はメモリ１内にあ
るアドレスランチ部、３はＣＰＵ、４はＣＰＵ３内にあ
るアドレスランチ部、５はアドレス／データマルチプレ
ジスバス、６はリード／ライトコントロールバス、７は
アドレスランチストローブバスである。各部は第４図の
タイミングチャートに示すクロックφ１、φ：に同期し
て動作する。

例えば、ＣＰｔＪ３からメモリｌに対して、ＭＯＶ　　
Ａ、ｏｐｅｒａｎｄ という命令（オペランドの内容をアキュームレータＡに
転送せよという命令）を実行する場合のアクセスは、次
のようなシーケンスで行われる（第４図のタイミングチ
ャート参照）。

１）ＣＰＵ３内のハードウェアによりアドレスラッチ部
４に命令コードの次のアドレス（オペランドが格納され
ているアドレスで、第１のアドレスに相当）を生成する
。

■）アドレスラッチ部４の内容（第１のアドレス）をア
ドレスランチストローブ信号に同期してアドレス／デー
タマルチプレラスバス５に出力し、メモリ１はこの内容
に従ったセルを選択する。この選択内容はオペランドで
あり、第１のデータに相当する。

ＩＩＩ）メモリｌは選択されたオペランドをアドレス／
データマルチプレラスバス５に出力し、ＣＰＵ３はこの
オペランドをアドレスラッチ部４に入れる。これにより
、オペランドの取り込みが終了したことになり、次はオ
ペランドによって指定されるその内容を第２のデータと
してアクセスする処理に移行する。

■）すなわち、次のアクセスでは、ＣＰＵ３がアドレス
ラッチ部４の内容（オペランド）をアドレス／データマ
ルチプレラスバス５に第２のアドレスとして出力し、メ
モリ１はこの第２のアドレスに従ったセルを選択する。

これは、オペランドが示すメモリの内容で、第２のデー
タに相当する。

■）メモリ１は選択された内容（第２のデータ）をアド
レス／データマルチプレラスバス５に出力し、ＣＰＵ３
はオペランドが示すメモリの内容データとして最終的に
これを受は取る。

このようにして、アドレスの指定を２段階行う方式のメ
モリアクセスがなされる。

〔発明が解決しようとする課題〕

しかしながら、このような従来のメモリ制御方式にあっ
ては、ＣＰＵのアクセスと読みだし専用メモリへのアク
セスの調停を行うためにキャッシュメモリの制御が複雑
となる他、キャッシュメモリがある程度大きくないとす
ぐに転写内容が不足するため、結果的にキャッシュメモ
リの物理サイズを大きくしなければならなかった。

したがって、キャッシュメモリのサイズを大きくして動
作速度を上げようとすると、ＬＳＩの製造価格が上がる
。また、ＬＳＩの製造価格を優先すると、実行速度を落
とす必要があり、いずれかの取捨選択をせまられている
。そのため、同じ製造価格で実行速度を上げることがで
きないというという問題点があった。

例えば上記図示の従来例では、ステップ（Ｉ［［）で読
み出したアドレスデータを一時的にＣＰＵ３で保持し、
次のステップで改めて第２のアドレスとしてメモリ１に
供給するため、１ステツプだけ余計なサイクルが必要と
なり、アクセス速度を向上できなかった。

一方、上記問題点に対し幾分でもアクセス速度を早くし
ようとする技術も考案されており、例えば特開昭６１−
９７７５８号公報、特開昭５４−１６９４０号公報、特
開昭６２−８２５９２号公報、特開昭６２−２４６１９
６号公報、特開昭５５−５２５８０号公報に記載のもの
がある。

第１の公報に記載の技術は、前回のアドレスに整数値を
加算して次回アドレスを予測し、予測アドレスと実アド
レスを比較して一致したときは予測アドレスのデータを
取り込み、不一致のときは実アドレスにより再度メモリ
をアクセスするものであり、予測アドレスを用いること
により、アドレス速度を高めるものである。この方法に
よると、アクセス速度は従来より速くなるが、次回のア
ドレスが前回のアドレスの一部しか変化しないときにの
みアクセスを速くすることができ、次回アドレスが前回
のものと全く異なるときはアクセス速度を高めることは
できない。したがって、上記従来例のようにアドレスの
指定を２段階行う方式のメモリアクセスでは、第２のア
ドレスが第１のアドレスと全く異なることもあり得るが
、この公報記載の技術であれば、これに有効に対処する
ことができない。

第２〜５の公報に記載の技術は主としてＤＲＡＭに関す
るものであり、前に与えたアドレスの一部が同一である
場合に対してアクセスを速くする方法である。したがっ
て、これらも上述の場合と同様に次回アドレスが前回の
ものと全く異なるときはアクセス速度を高めることはで
きないという欠点がある。

具体的には、第２の公報に記載の技術は、同一の行アド
レスが２回以上連続的に出現するとき、行アドレス選択
回路に対する起動を停止してサイクルタイムを短縮する
ものであるが、同一の行アドレスが２回以上連続的に出
現するとき以外では効果がない、第３の公報に記載の技
術は、行又は列アドレスのうちの一方が等しい一連のア
ドレスでメモリに対して連続アクセスを行う場合、一連
のアクセスアドレスの最初のメモリアクセスでは行およ
び列アドレスをメモするに送出してアクセスを行うが、
それ移行のアクセスでは行又は列のうち一方のみをメモ
リに送出してアクセスを行う。

しかし、このものは連続アクセスのときしか効果がない
、第４の公報に記載の技術は、前回のアクセスと同一の
行アドレスが指定されるメモリアクセスの場合には、前
記行アドレスの入力を省略するような制御を行うもので
ある。しかし、このものも連続アクセスのときしか効果
がない。第５の公報に記載の技術は、アドレス情報供給
部に対応するポイントレジスタを設け、ポイントレジス
タの内容が行データをラッチしていることを指示してい
る場合には該アドレス情報供給部から列アドレス情報の
みを供給するように制御するものである。しかし、この
技術は行アドレスがラッチされているときのみアクセス
速度が速くなり、次回アドレスが前回のものと全く異な
るときはアクセス速度を高めることはできない。

そこで本発明は、アドレスの指定を２段階行う方式のデ
ータアクセスであっても、製造価格の上昇をを招くこと
なく、実行速度を高めてデータアクセス手段の高速アク
セスを行うことのできるデータアクセス方式を提供する
ことを目的としている。

〔課題を解決するための手段〕

本発明によるデータアクセス方式は上記目的達成のため
、請求項１記載の発明では、外部のデータ処理手段から
出力された第１のアドレスをデータアクセス手段のアド
レス保持手段に取り込み、該アドレス保持手段に取り込
まれた第１のアドレスに対応してデータアクセス手段に
第１のデータをアクセスし、アクセスした第１のデータ
をアドレスとして使用し、再びデータアクセス手段に対
して第２のデータをアクセスすることにより、データ処
理手段とデータアクセス手段との間で第２のデータのア
クセスを行うデータアドレス方式において、前記データ
アクセス手段に、第２のアドレス保持手段を設け、該第
２のアドレス保持手段は、データアクセス手段からアク
セスされた前記第１のデータを、少なくとも外部のデバ
イスを経由せずに取り込み、第２のアドレス保持手段に
取り込まれた第１のデータをアドレスとして使用し、再
びデータアクセス手段をアクセスして第２のデータを選
択するように構成している。

また、請求項２記載の発明では、ｃｐｕから出力された
第１のアドレスをメモリのレジスタに取り込み、該レジ
スタに取り込まれた第１のアドレスに対応してメモリに
第１のデータをアクセスし、アクセスした第１のデータ
をアドレスとして使用し、再びメモリに対して第２のデ
ータをアクセスすることにより、ＣＰＵとメモリとの間
で第２のデータのアクセスを行うデータアクセス方式に
おいて、前記メモリに、第２のレジスタを設け、該第２
のレジスタは、メモリからアクセスされた前記第１のデ
ータを、少な（とも外部のデバイスを経由せずに取り込
み、第２のレジスタに取り込まれた第１のデータをアド
レスとして使用し、再びメモリをアクセスして第２のデ
ータを選択するように構成している。

〔作用〕

本発明では、説明の都合上請求項２記載の発明を例にと
ると、ＣＰＵから出力された第１のアドレスはメモ′り
のレジスタに取り込まれ、該レジスタに取り込まれた第
１のアドレスに対応してメモリから第１のデータが選択
される。次いで、選択された第１のデータは少なくとも
外部のデバイスを経由せずに直ちにメモリ内の第２のレ
ジスタに取り込まれて次回のアドレスとして使用され、
再びメモリがアクセスされて第２のデータが選択され、
これが最終的な第２のデータとしてＣＰＵに取り込まれ
る。

したがって、アドレスの指定を２段階行う方式のメモリ
アクセスであっても、ＣＰＵとの間では処理サイクルが
少なくて済み、製造価格の上昇を招くことなく、実行速
度が高まり、メモリの高速アクセスを行うことが可能に
なる。

【実施例〕

以下、本発明を図面に基づいて説明する。

第１〜３図は本発明に係るデータアクセス方式の一実施
例を示す図である。

第１図は一実施例のブロック図である。この図において
、！ｌはＣＰＵ　（データ処理手段に相当）であり、Ｃ
Ｐ　０１１は従来と異なリアドレスランチ部を有してお
らず、直接に後述の第２のデータを受は取るようになっ
ている。１２はメモリ　（データアクセス手段に相当）
であり、メモ１月２は従来例と同様の第１のレジスタ（
アドレス保持手段に相当）１３の他に、第２のレジスタ
（第２のアドレス保持手段に相当）　１４を有している
。第２のレジスタ１４はＣＰＵから出力されるアドレス
ラッチストローブ信号に同期して第１のレジスタ１３に
取り込まれたアドレスに対応して読み出された第１のデ
ータを外部のデバイス（ここではＣＰＵ）を経由せずに
直ちに第２のアドレスとして取り込む。メモリ１２は第
２のレジスタ１４に取り込まれた第１のデータをアドレ
スとして使用し、再び対応するセルを選択して第２のデ
ータを読み出し、該第２のデータをアドレス／データマ
ルチプレラスバス５に出力する。ＣＰＵＩＩはアドレス
／データマルチプレラスバス５から該第２のデータを取
り込む。

その他のバスの構成は従来例と同様であり、同一番号を
付している。

以上の構成において、従来例と同様にＣＰＵＩＩからメ
モリ１２に対して、 ＭＯＶ　　Ａ、ｏｐｅｒａｎｄ という命令（オペランドの内容をアキュームレータＡに
転送せよという命令）を実行する場合のアクセス動作に
ついて、第２図を参照して説明する。

１）ＣＰＵＩＩ内のハードウェアにより命令コードの次
のアドレス（オペランドが格納されているアドレスで、
第１のアドレスに相当）を生成する。

■）第１のアドレスをアドレスランチストローブ信号に
同期してアドレス／データマルチブレラスバス５に出力
し、メモリ１２ではこの内容（第１のアドレス）を第１
のレジスタ１３に取り込み（図中ではアドレスラッチ＃
ｌと表示）、第１のアドレスに従ったセルを選択する。

この選択内容はオペランドであり、第１のデータに相当
する。

■）メモリ１２は選択されたオペランド（第１のデータ
）をアドレス／データマルチプレラスバス５に出力する
。このとき、同時にＣＰ　Ｕｌｌがらアドレスランチス
トローブ信号が出力され、メモリ１２は該アドレスラン
チストローブ信号に同期して選択されたオペランドをＣ
ＰＵＩＩに送ることなく、前記バス５から直ちに第２の
レジスタエ４に取り込む。これにより、ＣＰ　Ｕｌｌを
介することなく、オペランドの取り込みが終了したこと
になり、次はオペランドによって指定されるその内容を
第２のデータとしてアクセスする処理に移行する。

■）すなわち、次のサイクルでは、第２のレジスタ１４
に格納されている内容（オペランド）を第２のアドレス
としてメモリ１２は直ちに対応するセルを選択し、その
選択データをアドレス／データマルチブレラスバス５に
出力する。ＣＰＬＩＩＩはこの第２のアドレスに従った
セルの選択データをオペランドが示すメモリ１２の内容
データ（第２のデータに相当）として最終的にこれを受
は取る。

このようにして、アドレスの指定を２段階行う方式のメ
モリアクセスがなされる。この場合、本実施例ではメモ
リ１２側にアドレスランチ部に相当する第２のレジスタ
１４を設け、第１のアドレス番こ対応して読みだしたオ
ペランドを該第２のレジスタ１４に格納し、これを第２
のアドレスとして同一サイクルで用いて最終的に必要な
第２のデータをＣＰ　Ｕｌｌに送っているので、従来に
比べて１ステツプだけサイクルを短くすることができ、
言い換えれば、ＣＰ　Ｕｌｌとの間では処理サイクルが
少なくて済み、アクセス速度を向上させることができる
。したがって、同じ製造価格で実行速度を上げることが
できる。これは、製造価格の上昇を招くことなく、実行
速度が高まり、メモリの高速アクセスを行うことができ
ることを意味している。

さらに、本実施例では従来技術としてかかげた各公報に
記載のものと異なり、前回と次回のアドレスガ全く異な
ってもよ（、この点で大きく相違し、独自の効果として
実行速度を高めている。

なお、上記実施例はメモリからＣＰＵにデータを読み出
す例であるが、ＣＰＵからメモリにデータを書き込む場
合であっても同様の効果を得ることができる。

また、アドレスを格納するレジスタは、第１゜２のレジ
スタとも複数設けてもよい。

さらに、本発明の適用は上記実施例のようにＣＰＵとメ
モリとの間でデータのアクセスを行うものに限らず、他
のデータ処理手段とそのデータをアクセスするデータア
クセス手段との間でデータのアクセスを行うものにも適
用できる。

〔発明の効果〕

本発明によれば、アドレスの指定を２段階行う方式のメ
モリアクセスであっても、データ処理手段との間では処
理サイクルを少なくすることができ、製造価格の上昇を
を招くことなく、実行速度を高めてデータアクセス手段
の高速アクセスを行うことができる。

【図面の簡単な説明】

第１．２図は本発明に係るデータアクセス方式の一実施
例を示す図であり、 第１図はそのブロック図、 第２図はそのアクセス動作を説明するタイミングチャー
ト、 第３．４図は従来のメモリ制御方式を示す図であり、 第３図はそのブロック図、 第４図はそのアクセス動作を説明するタイミングチャー
トである。 ５・・・・・・アドレス／データマルチプレジスバス、
６・・・・・・リート／ライトコントロールバス、７・
・・・・・アドレスラッチストローブバス、１１・・・
・・・ＣＰＵ　（データ処理手段）、１２・・・・・・
メモリ（データアクセス手段）、１３・・・・・・第１
のレジスタ（第１のアドレス保持手段）、 １４・・・・・・第２のレジスタ（第２のアドレス保持
手段）。 一実施例のブロック図 第１図 従来例のブロック図 第３図

Claims (2)

【特許請求の範囲】
1. （１）外部のデータ処理手段から出力された第１のアド
   レスをデータアクセス手段のアドレス保持手段に取り込
   み、 該アドレス保持手段に取り込まれた第１のアドレスに対
   応してデータアクセス手段に第１のデータをアクセスし
   、 アクセスした第１のデータをアドレスとして使用し、再
   びデータアクセス手段に対して第２のデータをアクセス
   することにより、データ処理手段とデータアクセス手段
   との間で第２のデータのアクセスを行うデータアドレス
   方式において、前記データアクセス手段に、第２のアド
   レス保持手段を設け、 該第２のアドレス保持手段は、データアクセス手段から
   アクセスされた前記第１のデータを、少なくとも外部の
   デバイスを経由せずに取り込み、第２のアドレス保持手
   段に取り込まれた第１のデータをアドレスとして使用し
   、再びデータアクセス手段をアクセスして第２のデータ
   を選択するようにしたことを特徴とするデータアクセス
   方式。
2. （２）ＣＰＵから出力された第１のアドレスをメモリの
   レジスタに取り込み、 該レジスタに取り込まれた第１のアドレスに対応してメ
   モリに第１のデータをアクセスし、アクセスした第１の
   データをアドレスとして使用し、再びメモリに対して第
   ２のデータをアクセスすることにより、ＣＰＵとメモリ
   との間で第２のデータのアクセスを行うデータアクセス
   方式において、 前記メモリに、第２のレジスタを設け、 該第２のレジスタは、メモリからアクセスされた前記第
   １のデータを、少なくとも外部のデバイスを経由せずに
   取り込み、 第２のレジスタに取り込まれた第１のデータをアドレス
   として使用し、再びメモリをアクセスして第２のデータ
   を選択するようにしたことを特徴とするデータアクセス
   方式。