JPH03269773A - 画素/ベクトル変換装置及び変換方法 - Google Patents
画素/ベクトル変換装置及び変換方法Info
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- JPH03269773A JPH03269773A JP28693690A JP28693690A JPH03269773A JP H03269773 A JPH03269773 A JP H03269773A JP 28693690 A JP28693690 A JP 28693690A JP 28693690 A JP28693690 A JP 28693690A JP H03269773 A JPH03269773 A JP H03269773A
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- SCVJRXQHFJXZFZ-KVQBGUIXSA-N 2-amino-9-[(2r,4s,5r)-4-hydroxy-5-(hydroxymethyl)oxolan-2-yl]-3h-purine-6-thione Chemical compound C1=2NC(N)=NC(=S)C=2N=CN1[C@H]1C[C@H](O)[C@@H](CO)O1 SCVJRXQHFJXZFZ-KVQBGUIXSA-N 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(発明の目的〉
[産業上の利用分野〕
本発明は一般的に画像処理に関し、より詳細には、ベク
トル技術を使用して、画像の画素をコード化し画像品質
の向上及び処理速度の高速化を行う方法及び装置に関す
る。
トル技術を使用して、画像の画素をコード化し画像品質
の向上及び処理速度の高速化を行う方法及び装置に関す
る。
[従来の技術]
画素をベクトルに変換するのは画像処理技術であり、そ
れは特に、 ・自動写真]−ド化システム ・CAD、CAE及びCAMシステムの図形入力 ・ファクシミリ、及び ・光学文字認識 に応用される。
れは特に、 ・自動写真]−ド化システム ・CAD、CAE及びCAMシステムの図形入力 ・ファクシミリ、及び ・光学文字認識 に応用される。
従来、画素をベクトルに変換することはソフトウェアモ
ジュールによって行われ、それは比較的速度が遅いとい
う欠点があった。例えば、A4サイズの技術図面をIB
M PC/ATにより118.1ドツト/α(300
ドツト/インチ)の分解能でコード化するのに6分を要
する。ハードウェアにより処理時間を低減することはで
きるが、従来のソフトウェアベクトル化処理に使用され
る算術計算が複雑であるため実用的ではない。
ジュールによって行われ、それは比較的速度が遅いとい
う欠点があった。例えば、A4サイズの技術図面をIB
M PC/ATにより118.1ドツト/α(300
ドツト/インチ)の分解能でコード化するのに6分を要
する。ハードウェアにより処理時間を低減することはで
きるが、従来のソフトウェアベクトル化処理に使用され
る算術計算が複雑であるため実用的ではない。
米国特許第4.777.651号にはベクトル化データ
を発生するのに適切なプログラムを有するマイクロコン
ピュータを含む自動写真コード化システムが開示されて
いる。
を発生するのに適切なプログラムを有するマイクロコン
ピュータを含む自動写真コード化システムが開示されて
いる。
下記の論文、すなわち、
チオパブリゾイス(Theo Pavlidis )の
“ハイブリッドベクトル化アルゴリズム” チオパブリゾイス等の“グラフィック及びテキストのベ
クトル及びアークコード化” コンピュータビジョングラフィクス及び画像処理第28
巻、第271〜288頁(1984年〉、ハインリヒ
プレイ°(Heinrich Bley )の“写真グ
ラフを使用した電気関係図面のセグメント化及び前処理
″ コンピュータごジョングラフィクス及び画像処理第30
巻、第231〜344頁(1985年)、ミツシェル
ニス、ランデイ(Hichael 5Landy)等の
“ベクトルグラフコード化二線図の効率的なコード化″ コンピュータビジョングラフィクス及び画像処理第35
巻、第111〜127頁(1986年)、チオ バブリ
ゾイスの“文!認識のためのペクトライザ及び特徴抽出
器” にはランレングスコード化、細線化アルゴリズム、分解
の理論及びそれらの理論の組合せが記載されている。関
連する算術計算がかなり複雑で且つ大きなデータ記憶装
置を必要とするため、これらの方法は主としてソフトウ
ェアでしか実施できない。
“ハイブリッドベクトル化アルゴリズム” チオパブリゾイス等の“グラフィック及びテキストのベ
クトル及びアークコード化” コンピュータビジョングラフィクス及び画像処理第28
巻、第271〜288頁(1984年〉、ハインリヒ
プレイ°(Heinrich Bley )の“写真グ
ラフを使用した電気関係図面のセグメント化及び前処理
″ コンピュータごジョングラフィクス及び画像処理第30
巻、第231〜344頁(1985年)、ミツシェル
ニス、ランデイ(Hichael 5Landy)等の
“ベクトルグラフコード化二線図の効率的なコード化″ コンピュータビジョングラフィクス及び画像処理第35
巻、第111〜127頁(1986年)、チオ バブリ
ゾイスの“文!認識のためのペクトライザ及び特徴抽出
器” にはランレングスコード化、細線化アルゴリズム、分解
の理論及びそれらの理論の組合せが記載されている。関
連する算術計算がかなり複雑で且つ大きなデータ記憶装
置を必要とするため、これらの方法は主としてソフトウ
ェアでしか実施できない。
[発明が解決すべき課題]
本発明は特に画素をベクトルへ変換する方法及び装置に
関する。本発明は比較論理による高速処理速度及びハー
ドウェアによる良好な出力品質を有する画素/ベクトル
変換装置と変換方法を提供することにある。
関する。本発明は比較論理による高速処理速度及びハー
ドウェアによる良好な出力品質を有する画素/ベクトル
変換装置と変換方法を提供することにある。
(発明の構成)
[課題を解決するための手段及び作用1本発明を含むプ
ロセッサは1画素クロック期間内に1画素を処理するこ
とができる。画素クロック期間が150nSであれば、
A4サイズの技術図面は300DP Iの分解能でおよ
そ1.3秒でコード化することができる。処理速度は従
来のソフトウェア法よりもおよそ1600倍速くなり、
本発明に従って効率の優れた実施例が提供される。
ロセッサは1画素クロック期間内に1画素を処理するこ
とができる。画素クロック期間が150nSであれば、
A4サイズの技術図面は300DP Iの分解能でおよ
そ1.3秒でコード化することができる。処理速度は従
来のソフトウェア法よりもおよそ1600倍速くなり、
本発明に従って効率の優れた実施例が提供される。
論理比較ルールを導入して処理効率が向上する他に、も
う一つの改良点は(以後、P rXE LHODと呼ぶ
)“孤立した類ベクトルの1ピクセル変w4″処理であ
り、それは孤立した類ベクトルの2つのノードの一方の
データを他方と置換することに関連している。これによ
り、出力品質のよいベクトル化が行われる。第1図にこ
のPIXELHODI程の一例を示す。PIXELHO
D処理に従って、周近のノード画素3及び4により形成
されるベクトルは孤立した類ベクトルとして識別され、
第10図あるいは第10図が第1@図と置換される。そ
の結果、出力データは著しく低減されて出力品質は著し
く向上する。
う一つの改良点は(以後、P rXE LHODと呼ぶ
)“孤立した類ベクトルの1ピクセル変w4″処理であ
り、それは孤立した類ベクトルの2つのノードの一方の
データを他方と置換することに関連している。これによ
り、出力品質のよいベクトル化が行われる。第1図にこ
のPIXELHODI程の一例を示す。PIXELHO
D処理に従って、周近のノード画素3及び4により形成
されるベクトルは孤立した類ベクトルとして識別され、
第10図あるいは第10図が第1@図と置換される。そ
の結果、出力データは著しく低減されて出力品質は著し
く向上する。
[実施例]
最初に、2レベル画像が公知の細線化処理によりできる
だけ多くの画素を除去するように処理され、1画素幅の
線及び曲線が残される。細線化処理の後で、前々回のラ
イン画素内に存在するノードデータを記憶している第1
のラインバッファからのノードデータが第1のレジスタ
セットに記憶される。検知された画像の各画素と、その
周辺の8画素により第2のレジスタセット内に3X3画
素マトリクスが形成される。第2@図に示すように、中
央には現在処理画素があって“0”番とされ周辺の8画
素は“1”から“8″番とされる。
だけ多くの画素を除去するように処理され、1画素幅の
線及び曲線が残される。細線化処理の後で、前々回のラ
イン画素内に存在するノードデータを記憶している第1
のラインバッファからのノードデータが第1のレジスタ
セットに記憶される。検知された画像の各画素と、その
周辺の8画素により第2のレジスタセット内に3X3画
素マトリクスが形成される。第2@図に示すように、中
央には現在処理画素があって“0”番とされ周辺の8画
素は“1”から“8″番とされる。
第20図に示すように、対応する値は“aO”及び、”
al”〜“a8”としてそれぞれ指定される。
al”〜“a8”としてそれぞれ指定される。
第2のレジスタセットのマツピングデータは、以下のよ
うな修正算術演算を行った後、現在処理画素と定義する
カテゴリーを決定するための、制御論理装置へ送られる
。
うな修正算術演算を行った後、現在処理画素と定義する
カテゴリーを決定するための、制御論理装置へ送られる
。
bs=as ”I87 ”1al
b7=a7
b6=86 ”l a5 It a7b1=a1
bo=aO
b5=85
b2=a2 ”!a1 ”!a3
b3=83
b4=a4 ”I a3 ”l a5ここで、
隼は論理AND演算を示し、
!は論理NOT演算を示す。
結果として生じる8個の周辺画素は入力画素及び出力画
素の2種に分類される。b1〜b4の値を有する画素は
入力画素であり、b5〜b8の値を持つ画素は出力画素
である。入出力画素共さらに水平及び垂直画素に分割す
ることができる。
素の2種に分類される。b1〜b4の値を有する画素は
入力画素であり、b5〜b8の値を持つ画素は出力画素
である。入出力画素共さらに水平及び垂直画素に分割す
ることができる。
例として、第4図を参照して、
blは水平入力画素、
bl、b3及びb4は垂直入力画素、
−b5は水平出力画素、
−b6.b7及びblは垂直出力画素である。
2レベル画像の各画素はプロセッサにより処理される時
に2進デジタル信号へ変換され、ここで、2道の“1”
は黒すなわち暗画素を表わし、2進の“O”は白すなわ
ち明画素を表わしている。
に2進デジタル信号へ変換され、ここで、2道の“1”
は黒すなわち暗画素を表わし、2進の“O”は白すなわ
ち明画素を表わしている。
゛′孤立短ベクトルの1ピクセル変調″(PIXELH
OD)が本発明に展開される。類ベクトルABは任意の
2つの周辺画素A及びBが共に隣接しながらモードを連
結することにより形成される。
OD)が本発明に展開される。類ベクトルABは任意の
2つの周辺画素A及びBが共に隣接しながらモードを連
結することにより形成される。
同じ方向にある隣接炉ベクトルをざらに艮ベクトルとな
るように連結することができる。その後、長ベクトルと
なるように連結することができる隣接炉ベクトルを持た
ない残りの孤立類ベクトルはPIXELHODにより処
理される。その結果、孤立類ベクトルの2つのノードの
一方のデータが他方のノードのデータと置換されて、良
好な出力品質ベクトル化が得られる。
るように連結することができる。その後、長ベクトルと
なるように連結することができる隣接炉ベクトルを持た
ない残りの孤立類ベクトルはPIXELHODにより処
理される。その結果、孤立類ベクトルの2つのノードの
一方のデータが他方のノードのデータと置換されて、良
好な出力品質ベクトル化が得られる。
第3図により本発明を良く理解することができる。第3
@図は前置細線化処理後の2レベル画像を示す。第3υ
図は周辺画素対向に形成される類ベクトルを示す。第3
0図は同方向の隣接炉ベクトルを接続して形成される長
ベクトルを示す。残りの孤立類ベクトルを長ベクトルと
結合させた後、第30図若しくは第30図に示すように
2レベル画像が再構成される。
@図は前置細線化処理後の2レベル画像を示す。第3υ
図は周辺画素対向に形成される類ベクトルを示す。第3
0図は同方向の隣接炉ベクトルを接続して形成される長
ベクトルを示す。残りの孤立類ベクトルを長ベクトルと
結合させた後、第30図若しくは第30図に示すように
2レベル画像が再構成される。
次に、いくつかの定義について説明する。
入力画素の方向:3×3画素マトリクスの入力画素から
中央画素へ向う方向、 出力画素の方向:中央画素から出力画素へ向う方向、 例として第4図を参照として、入力画素(bl)及び出
力画素(b6)は、定義により、同方向、すなわち南東
を向いている。
中央画素へ向う方向、 出力画素の方向:中央画素から出力画素へ向う方向、 例として第4図を参照として、入力画素(bl)及び出
力画素(b6)は、定義により、同方向、すなわち南東
を向いている。
現在処理画素は以下のように8個の周辺画素に関して4
群へ分類される。
群へ分類される。
ノード画素(NP)
表1及び第5図に示す構成及びモザイク模様を参照して
、現在処理画素が“1”の値を有している時“1”の値
を有する入力画素の数は、“1”の値を有する出力画素
の数とは等しくない。あるいは、現在処理画素が“1”
の値を有している時、一つの入力画素は“1”の値を有
し、一つの出力画素も““1”の値を有し、それらは同
方向ではない。あるいは現在処理画素が““1”の値を
有しているvR2つの入力画素が“1”の値を有し、2
つの出力画素も1”の値を有しておる。
、現在処理画素が“1”の値を有している時“1”の値
を有する入力画素の数は、“1”の値を有する出力画素
の数とは等しくない。あるいは、現在処理画素が“1”
の値を有している時、一つの入力画素は“1”の値を有
し、一つの出力画素も““1”の値を有し、それらは同
方向ではない。あるいは現在処理画素が““1”の値を
有しているvR2つの入力画素が“1”の値を有し、2
つの出力画素も1”の値を有しておる。
孤立画素(IP)
表2及び第6図に示すような構成及びモザイク模様を参
照して、前記現在処理画素は“1”の値を有している時
、入力画素はいずれも“1”の値を持たず且ついずれの
出力画素も“1”の値を持たない。
照して、前記現在処理画素は“1”の値を有している時
、入力画素はいずれも“1”の値を持たず且ついずれの
出力画素も“1”の値を持たない。
リンク画素(LP)
前記現在処理画素が“1”の値を有している時、3つの
垂直入力画素の中の一つは“1”の値を有し、3つの垂
直出力画素の中の一つも同方向に411 $1の値を有
する。第3表及び第1図に示すような構成及びモザイク
模様を参照。
垂直入力画素の中の一つは“1”の値を有し、3つの垂
直出力画素の中の一つも同方向に411 $1の値を有
する。第3表及び第1図に示すような構成及びモザイク
模様を参照。
スキップ画素(SP)
画素が前記のどの分類にも入らない、すなわち、現在処
理画素が“1”の値を有する時、その水平入力画素は1
”の値を有し、その水平出力画素も““1”の値を有す
る。あるいは、現在処理画素が“O”の値を有している
時、周辺の8個の画素は全て0″の値を有している。第
4表及び第8図に示す構成及びモザイク模様を参照。
理画素が“1”の値を有する時、その水平入力画素は1
”の値を有し、その水平出力画素も““1”の値を有す
る。あるいは、現在処理画素が“O”の値を有している
時、周辺の8個の画素は全て0″の値を有している。第
4表及び第8図に示す構成及びモザイク模様を参照。
ベクトルを形成する出力データは主としてノードデータ
及びリンクデータからなり、ノード信号のデータはノー
ド識別子(10)コード及びその位置のX、Y座標値か
らなる。ノードIDコードはノードID発生器が発生す
る整数であり、X。
及びリンクデータからなり、ノード信号のデータはノー
ド識別子(10)コード及びその位置のX、Y座標値か
らなる。ノードIDコードはノードID発生器が発生す
る整数であり、X。
Y座標値はX、Y!標値発生器から発生される。
リンク信号のデータは2つのノードIDコードからなり
、それぞれベクトルの始点及び終点を示す。
、それぞれベクトルの始点及び終点を示す。
ベクトルの方向は第1のノードから第2のノードへ向う
方向である。ベクトルの長さは2つのノード間の距離で
ある。
方向である。ベクトルの長さは2つのノード間の距離で
ある。
第9@図はベクトル化データのグラフ表示であり、第9
0図はX、Y座標値を有するノードIDコードからなる
ノード画素データを示し、第9(0図はリンクデータを
示す。
0図はX、Y座標値を有するノードIDコードからなる
ノード画素データを示し、第9(0図はリンクデータを
示す。
本発明の論理演算
本発明の論理演算は次のようである。
1、 第10図を参照として、2レベル画像9の画素は
、左から右へ且つ上から下へ向って、順次細線化プロセ
ッサ8へ読み込まれ、細線化画素データを発生する。次
に、細線化データは、読込順に、制御演算装置11へ転
送され、ベクトルデータ発生器2を動作させるための対
応する制御信号4を発生する。
、左から右へ且つ上から下へ向って、順次細線化プロセ
ッサ8へ読み込まれ、細線化画素データを発生する。次
に、細線化データは、読込順に、制御演算装置11へ転
送され、ベクトルデータ発生器2を動作させるための対
応する制御信号4を発生する。
2、 制御演算装置!i1の詳細については第11図を
参照されたい。第1のラインバッファ11は前回走査の
ライン画素内に存在するノード画素のデータを記憶し、
第2のラインバッファ12及び第3のラインバッファ1
3は前々回及び前回走査ライン画素のデータを記憶する
。第2及び第3のラインバッファ12と13に記憶され
たデータは、細線化データ信号3から得られる現在走査
ライン画素のデータと共に、第2の3×3レジスタセツ
ト15ヘシフトされる。第3のレジスタセット16は修
正算術演算の後で第2のレジスタセット15に記憶され
たデータの写像結果を受信して、それにより現在処理画
素の分類を決定する。現在処理画素(a22>のアドレ
スは第2のレジスタセット15の中央に位置している。
参照されたい。第1のラインバッファ11は前回走査の
ライン画素内に存在するノード画素のデータを記憶し、
第2のラインバッファ12及び第3のラインバッファ1
3は前々回及び前回走査ライン画素のデータを記憶する
。第2及び第3のラインバッファ12と13に記憶され
たデータは、細線化データ信号3から得られる現在走査
ライン画素のデータと共に、第2の3×3レジスタセツ
ト15ヘシフトされる。第3のレジスタセット16は修
正算術演算の後で第2のレジスタセット15に記憶され
たデータの写像結果を受信して、それにより現在処理画
素の分類を決定する。現在処理画素(a22>のアドレ
スは第2のレジスタセット15の中央に位置している。
第1のレジスタセット14は3つの周辺8画素の一つに
ノード画素NPが存在するかどうかを決定するデータを
記憶する。次に、第1のレジスタセット14内に存在す
るデータは孤立類ベクトルが存在するかどうかを決定す
るための制御ll論理回路16へ帰還される。制御論理
回路16は第1のレジスタセット14及び第2のレジス
タセット15から到来するデータを受信してベクトルデ
ータ発生器2がベクトル化データを発生するように動作
させるための対応する制御信@4を発生する。
ノード画素NPが存在するかどうかを決定するデータを
記憶する。次に、第1のレジスタセット14内に存在す
るデータは孤立類ベクトルが存在するかどうかを決定す
るための制御ll論理回路16へ帰還される。制御論理
回路16は第1のレジスタセット14及び第2のレジス
タセット15から到来するデータを受信してベクトルデ
ータ発生器2がベクトル化データを発生するように動作
させるための対応する制御信@4を発生する。
3、 第12図を参照して、X、Y座標値発生器24内
のX−カウンタ及びY−カウンタは現在処理画素のX−
座標値及びY−座標値を記録する。
のX−カウンタ及びY−カウンタは現在処理画素のX−
座標値及びY−座標値を記録する。
画素が走査されるときには、カウンタのデータが連続し
て変化する。
て変化する。
4 現在処理画素がノード画素NP若しくは孤立画素
IPであれば、ノードID発生器23内のノードカウン
タが1だけ増分される。増分値はこのノードのノードI
Dコードであると指定される。同時に、ノードデータが
ノードデータメモリ26へ書き込まれる。ノードデータ
の代表的フォーマットはノードIDコードと、それに続
くノード画素のX、Y座標値を含んでいる。
IPであれば、ノードID発生器23内のノードカウン
タが1だけ増分される。増分値はこのノードのノードI
Dコードであると指定される。同時に、ノードデータが
ノードデータメモリ26へ書き込まれる。ノードデータ
の代表的フォーマットはノードIDコードと、それに続
くノード画素のX、Y座標値を含んでいる。
5、 現在処理画素がノード画素NPであり且つその垂
直出力のNが““1”の値を有する場合〈NはOよりも
大きい〉、ノードID発生器3のデータはFIFOメモ
リ21へN回書き込まれる。
直出力のNが““1”の値を有する場合〈NはOよりも
大きい〉、ノードID発生器3のデータはFIFOメモ
リ21へN回書き込まれる。
これはNベクトルが現在処理画素を開始点として使用す
ることを予め示す。
ることを予め示す。
現在処理画素の水平出力が“1”の値を有する場合には
、ノードID発生器23のデータがロレジスタ22へ書
き込まれる。M個の垂直入力が““1”の値を有する場
合には(MはOよりも大きい〉、FIFOメモリ21内
の各M個のデータの各各が連続的に読み出される。FI
FOメモリ21から読み出される各データは、ノードI
D発生器3の値と共に、リンクデータメモリ25へ書き
込まれるべきリンクデータを公式化する。これはM個の
ベクトルが現在処理画素を終止点として使用することと
を予め示す。
、ノードID発生器23のデータがロレジスタ22へ書
き込まれる。M個の垂直入力が““1”の値を有する場
合には(MはOよりも大きい〉、FIFOメモリ21内
の各M個のデータの各各が連続的に読み出される。FI
FOメモリ21から読み出される各データは、ノードI
D発生器3の値と共に、リンクデータメモリ25へ書き
込まれるべきリンクデータを公式化する。これはM個の
ベクトルが現在処理画素を終止点として使用することと
を予め示す。
現在処理画素の水平入力が“1”の値を有する場合には
、ローレジスタ22の値を第1の要素として割当て且つ
ノードID発生器23の値を他の要素として割当てるこ
とにより公式化されたリンクデータがリンクデータメモ
リ25に格納される。
、ローレジスタ22の値を第1の要素として割当て且つ
ノードID発生器23の値を他の要素として割当てるこ
とにより公式化されたリンクデータがリンクデータメモ
リ25に格納される。
水平ベクトルのこの予指定により現在処理画素は終止点
として使用される。
として使用される。
6、 現在処理画素がノード画素NPであり且つその8
個の周辺画素の中の一つ以上の画素もノード画素NPで
あれば、゛孤立類ベクトルの1画素変調” (PIX
ELHOD)処理を適用すると、1画素孤立類ベクトル
が発生する。1画素孤立類ベクトルの出力を避けるため
に、次の2つの処理の一方に従ってノードが処理される
: 隣接ノード画素NPのX、Y座標値を現在処理画素のX
、Y座標値と置換するか、若しくは、現在処理画素のノ
ードIDコードを隣接ノード画素NPのノードIDコー
ドと置換する。
個の周辺画素の中の一つ以上の画素もノード画素NPで
あれば、゛孤立類ベクトルの1画素変調” (PIX
ELHOD)処理を適用すると、1画素孤立類ベクトル
が発生する。1画素孤立類ベクトルの出力を避けるため
に、次の2つの処理の一方に従ってノードが処理される
: 隣接ノード画素NPのX、Y座標値を現在処理画素のX
、Y座標値と置換するか、若しくは、現在処理画素のノ
ードIDコードを隣接ノード画素NPのノードIDコー
ドと置換する。
7、 現在処理画素がリンク画素LPであれば、FIF
Oメモリ21の出力ポートのデータを読み取り、次にこ
のデータをFIFOメモリ21の出力ポートへ書き込む
。
Oメモリ21の出力ポートのデータを読み取り、次にこ
のデータをFIFOメモリ21の出力ポートへ書き込む
。
8、 現在処理画素が孤立画素IPであれば、ノード1
0発生器3のデータを2度リンクデータメモリ25へ書
き込んで〇一画素ベクトル、すなわちドツト画素、を生
成する。ノードID発生器3のデータは、X−Y座標w
124のX−カウンタ及びYカウンタの内容と共に、ノ
ードデータメモリ26へ書き込まれるべきノードデータ
を公式化する。
0発生器3のデータを2度リンクデータメモリ25へ書
き込んで〇一画素ベクトル、すなわちドツト画素、を生
成する。ノードID発生器3のデータは、X−Y座標w
124のX−カウンタ及びYカウンタの内容と共に、ノ
ードデータメモリ26へ書き込まれるべきノードデータ
を公式化する。
9、 現在処理画素が前記いずれのカテゴリーにも入ら
ぬ場合、それはスキップ画素SPであり、次のピクセル
を受信して決定する処理を継続する以外特別な演算は実
施されない。
ぬ場合、それはスキップ画素SPであり、次のピクセル
を受信して決定する処理を継続する以外特別な演算は実
施されない。
実施例のブロック図
第10図は3つの主構成要素、すなわち制御演算装置1
、ベクトルデータ発生器2及び細線化プロセッサ8を具
備する本発明のブロック図を示す。
、ベクトルデータ発生器2及び細線化プロセッサ8を具
備する本発明のブロック図を示す。
細線化プロセッサ8は細線化処理を行って、検知された
画像を細線化データ3へ変換する。第11図は第10図
における制御演算装置1の詳細ブロック図である。この
デバイスはさらに、第1のラインバッファ11、第2の
ラインバッファ12、第3のラインバッファ13、第1
のレジスタセット14、第2のレジスタセット15、及
び制御論理回路17を具備している。第2のレジスタセ
ット15は現在処理画素a22及びその8個の周辺画素
a11.al 2.a13.a21.a23゜a31.
a32.a33のデータを記録して現在処理画素のカテ
ゴリーを決定する。第1のレジスタセット14は8個の
周辺画素内にノード画素NPが存在するかどうかを記録
する。第1のレジスタセット14及び第2のレジスタセ
ット15によって与えられるデータに基いて、制御論理
回路17は対応する制御信号19を発生してベクトルデ
ータ発生器2を動作させる。
画像を細線化データ3へ変換する。第11図は第10図
における制御演算装置1の詳細ブロック図である。この
デバイスはさらに、第1のラインバッファ11、第2の
ラインバッファ12、第3のラインバッファ13、第1
のレジスタセット14、第2のレジスタセット15、及
び制御論理回路17を具備している。第2のレジスタセ
ット15は現在処理画素a22及びその8個の周辺画素
a11.al 2.a13.a21.a23゜a31.
a32.a33のデータを記録して現在処理画素のカテ
ゴリーを決定する。第1のレジスタセット14は8個の
周辺画素内にノード画素NPが存在するかどうかを記録
する。第1のレジスタセット14及び第2のレジスタセ
ット15によって与えられるデータに基いて、制御論理
回路17は対応する制御信号19を発生してベクトルデ
ータ発生器2を動作させる。
システムのタイミング及びシーケンスの制御は画素クロ
ック7により制御され、引き続く各画素のデータは画素
クロック7が立上る時に獲得される。制御演算装置1は
前回及び前々回走査ライン画素及び前回走査ライン画素
内に存在するノードデータだけでなく、細線化データ信
号3も受信して、ベクトルデータ発生器2へ制御信号4
を送出し、それによりベクトルデータ発生器2が動作さ
せられる。
ック7により制御され、引き続く各画素のデータは画素
クロック7が立上る時に獲得される。制御演算装置1は
前回及び前々回走査ライン画素及び前回走査ライン画素
内に存在するノードデータだけでなく、細線化データ信
号3も受信して、ベクトルデータ発生器2へ制御信号4
を送出し、それによりベクトルデータ発生器2が動作さ
せられる。
第11図は第10図の制御演算装置1の詳細ブロック図
である。第1のラインバッファ11は前回走査ライン画
素内に存在するノード画素を記録し、第2のラインバッ
ファ12及び第3のラインバッファ13は前回及び前々
回走査ライン画素のデータを記憶する。
である。第1のラインバッファ11は前回走査ライン画
素内に存在するノード画素を記録し、第2のラインバッ
ファ12及び第3のラインバッファ13は前回及び前々
回走査ライン画素のデータを記憶する。
第2及び第3のラインバッファ12.13に記憶された
データは、細線化データ信号3から得られる現在走査ラ
イン画素のデータと共に、第2のレジスタセット15ヘ
シフトされる。第2のレジスタセット15の写111結
果のデータは、修正算術演算の後に、制御論理回路16
へ送られてそれにより現在処理画素のカテゴリーが決定
される。レジスタセット14は8個の周辺画素のいずれ
かにノード画素NPが存在するかどうかを決定するため
のデータを記憶する。次に、レジスタセット14内に存
在するデータは制御論理回路16へ帰還されて、孤立短
ベクトルが存在するかどうかがさらに決定される。制御
論理回路16はレジスタセット14.15から到来する
データを受信して、対応する制御信号4を発生し、ベク
トル化データを発生するようにベクトルデータ発生器2
を動作される。
データは、細線化データ信号3から得られる現在走査ラ
イン画素のデータと共に、第2のレジスタセット15ヘ
シフトされる。第2のレジスタセット15の写111結
果のデータは、修正算術演算の後に、制御論理回路16
へ送られてそれにより現在処理画素のカテゴリーが決定
される。レジスタセット14は8個の周辺画素のいずれ
かにノード画素NPが存在するかどうかを決定するため
のデータを記憶する。次に、レジスタセット14内に存
在するデータは制御論理回路16へ帰還されて、孤立短
ベクトルが存在するかどうかがさらに決定される。制御
論理回路16はレジスタセット14.15から到来する
データを受信して、対応する制御信号4を発生し、ベク
トル化データを発生するようにベクトルデータ発生器2
を動作される。
次に、第12図を参照として、ベクトルデータ発生器2
の詳細構造について説明する。発生器2は6つの基本的
構成要素、即ちファスト−イン−ファスト−アウト(F
IFO)メモリ21、水平レジスタ(1−1−レジスタ
〉22、ノードIDコード発生器23、X−カウンタ及
びY−カウンタを含むX、Y座標値発生器24、リンク
データメモリ25及びノードデータメモリ26を具備し
ている。
の詳細構造について説明する。発生器2は6つの基本的
構成要素、即ちファスト−イン−ファスト−アウト(F
IFO)メモリ21、水平レジスタ(1−1−レジスタ
〉22、ノードIDコード発生器23、X−カウンタ及
びY−カウンタを含むX、Y座標値発生器24、リンク
データメモリ25及びノードデータメモリ26を具備し
ている。
FIFOメモリ21及びローレジスタ22は共にノード
ID発生器23が発生するノードIDコードの記憶用と
して作用する。ノード画素NPが検知される時にはいつ
でも、ノー100発生器23を1だけ増分するように制
御信号4が発生する。
ID発生器23が発生するノードIDコードの記憶用と
して作用する。ノード画素NPが検知される時にはいつ
でも、ノー100発生器23を1だけ増分するように制
御信号4が発生する。
ノードID発生器23の内容は、現在走査ノード画素の
IDコードであると指定される。X、Y座標値発生器2
4内のX−カウンタ及びY−カウンタは現在走査画素の
X−座標値及びY−座標値を記憶する。1画素の走査後
にX−カウンタは、1だけ増分される。1ラインの走査
が終るとすぐに、X−カウンタはOにリセットされY−
カウンタは1だけ増分される。
IDコードであると指定される。X、Y座標値発生器2
4内のX−カウンタ及びY−カウンタは現在走査画素の
X−座標値及びY−座標値を記憶する。1画素の走査後
にX−カウンタは、1だけ増分される。1ラインの走査
が終るとすぐに、X−カウンタはOにリセットされY−
カウンタは1だけ増分される。
リンクデータメモリ25及びノードデータメモリ26は
、それぞれ、リンクデータ及びノードデータを格納する
ために使用される。リンクデータ及びノードデータは、
リンクデータメモリ25及びノードデータメモリ26が
、バッファメモリとして実現され、システム全体の効率
を向上させるような高い効率で発生される。
、それぞれ、リンクデータ及びノードデータを格納する
ために使用される。リンクデータ及びノードデータは、
リンクデータメモリ25及びノードデータメモリ26が
、バッファメモリとして実現され、システム全体の効率
を向上させるような高い効率で発生される。
第12図は画素/ベクトル変換機能を行なうノードデー
タ及びリンクデータを発生するベクトルデータ発生器2
の詳細ブロック図である。
タ及びリンクデータを発生するベクトルデータ発生器2
の詳細ブロック図である。
第13図は制御演算装置1の動作を制御する制御論理回
路16のフロー図である。
路16のフロー図である。
現在処理画素がノード画素NPであれば、第14図に示
される処理が次のように適用される。
される処理が次のように適用される。
““1”の値を有する垂直入力数をNとし、“°1”の
値を有する垂直出力数をMとする。それがノード画素N
Pであるかどうかをさらに決定した後、“1”の値を有
する各垂直入力が次の2つの処理のいずれかに従って処
理される。
値を有する垂直出力数をMとする。それがノード画素N
Pであるかどうかをさらに決定した後、“1”の値を有
する各垂直入力が次の2つの処理のいずれかに従って処
理される。
ノード画素NPであれば、FIFOメモリ21内のデー
タをノードIDコードとして使用するか、若しくはFI
FOメモリ21及びX、Y座標値発生器24内のデータ
を結合して類ベクトル処理を行って出力に対するノード
データを公式化する。
タをノードIDコードとして使用するか、若しくはFI
FOメモリ21及びX、Y座標値発生器24内のデータ
を結合して類ベクトル処理を行って出力に対するノード
データを公式化する。
ノード画素NPでなければ、ノードID発生器23及び
FIFOメモリ21内のデータを結合してリンクデータ
が発生される。““1”の値を有する垂直出力が検知さ
れると、ノードID発生器23の内容がFIFOメモリ
21内に記憶される。
FIFOメモリ21内のデータを結合してリンクデータ
が発生される。““1”の値を有する垂直出力が検知さ
れると、ノードID発生器23の内容がFIFOメモリ
21内に記憶される。
水平入力が“1”の値を有し且つノード画素NPである
場合には、−一レジスタ内のデータをノードIDコード
として使用するか、若しくは一一レジスタ及びX、Y座
標値発生器24内のデータを結合して類ベクトル処理を
行い出力に対するノードデータを公式化する。水平入力
が1”の値を有し且つノード画素NPでない場合には、
ノードID発生器23及びローレジスタ22内のデータ
を結合することによりデータは、出力のためにベクトル
化される。水平出力が“1”の値を有する場合には、ノ
ードID発生器23内のデータは当該レジスタへ送信さ
れノードID発生器23は1だけ増分される。
場合には、−一レジスタ内のデータをノードIDコード
として使用するか、若しくは一一レジスタ及びX、Y座
標値発生器24内のデータを結合して類ベクトル処理を
行い出力に対するノードデータを公式化する。水平入力
が1”の値を有し且つノード画素NPでない場合には、
ノードID発生器23及びローレジスタ22内のデータ
を結合することによりデータは、出力のためにベクトル
化される。水平出力が“1”の値を有する場合には、ノ
ードID発生器23内のデータは当該レジスタへ送信さ
れノードID発生器23は1だけ増分される。
現在処理画素が孤立画素IPであれば、ノードIDコー
ド及びX、Y座標値を結合させることによりノードデー
タはノードデータメモリ26内で公式化され、ノードI
D発生器23の内容を二度書き込むことにより、リンク
データはリンクデータメモリ25内で公式化され、次に
ノードID発生器23が1だけ増分される。
ド及びX、Y座標値を結合させることによりノードデー
タはノードデータメモリ26内で公式化され、ノードI
D発生器23の内容を二度書き込むことにより、リンク
データはリンクデータメモリ25内で公式化され、次に
ノードID発生器23が1だけ増分される。
現在処理画素がリンク画素LPであれば、FIFOメモ
リ21内のデータが最初に読み出され、次に再び当該メ
モリへ書き込まれる。
リ21内のデータが最初に読み出され、次に再び当該メ
モリへ書き込まれる。
現在処理画素がスキップ画素SPであれば、次の画素を
受信して決定するための処理を継続される。
受信して決定するための処理を継続される。
第1表はノードピクセル群の可能なモザイク模様を示し
、 第2表は孤立ピクセル群の可能なモザイク模様を示し、 第3表はリンクピクセル群の可能なモザイク模様を示し
、 第4表はスキップピクセル群の可能なモザイク模様を示
す。
、 第2表は孤立ピクセル群の可能なモザイク模様を示し、 第3表はリンクピクセル群の可能なモザイク模様を示し
、 第4表はスキップピクセル群の可能なモザイク模様を示
す。
表1表
2表
3表
4表
第1@図は従来のベクトル化技術により特定の画素構成
に対して得られる、連結のない、グラフィック出力を示
す図、第10図と第10図は本発明のPIXELHOD
工程を使用して第1■図と同じ最初の画素構成に対して
得られるグラフィック出力を示す図、第2@図は3×3
画素マトリクスとして表わされる現在処理画素及びその
周遊の画素を示す図、第20図は第■図の画素の対応す
る値を示す図、第3@図から第30図までは本発明に従
った画素/ベクトル変換の例を示す図、第4図は周辺の
8個の画素対現在処理画素の入力方向と出力方向の定義
を示す、修正算術演算を行った後の、第20図の写像〈
マツピング〉結果を示す図、第5@図から第50図まで
はノード画素の定義を示す図、第6図は孤立画素の定義
を示す図、第7図はリンク画素の定義を示す図、第8図
はスキップ画素の定義を示す図、第9@図はニレベル画
像を示す図、第90図はノード識別(ID)コード及び
X、Yl!標値を示す図、第90図はリンクデータ及び
画素のベクトル化を示す図、第10図は本発明に従った
画素/ベクトル変換システムのブロック図、第11図は
第13図に示す制御演算装置の詳細ブロック図、第12
図は第1図に示すベクトル化データ発生器の詳細ブロッ
ク図、第13図は第12図に示す制御演算装置の動作法
を示すフロー図、第14図はノード処理フロー図、第1
5(2)図及び第150図は本発明を使用した同じスト
ロークのベクトル化結果を示す図、第16@図及び第1
60図は光学文字認識のためのベクトル化処理として本
発明を使用する前及び使用した後の同じグラフィック文
字を示す図、第17@図及び第170図は本発明を自動
写真コード化システムに使用する前及び使用した後の図
面。 参照符号の説明 1・・・制御演算装置 2・・・ベクトルデータ発生器 8・・・細線化プロセッサ 11.12.13・・・ラインバッファ14.15・・
・レジスタセット 16・・・制御論理回路 21・・・FIFOメモリ 22・・・H−レジスタ 23・・・ノードID発生器 24・・・X、Y座標値発生器 25・・・リンクデータメモリ 26・・・ノードデータメモリ。
に対して得られる、連結のない、グラフィック出力を示
す図、第10図と第10図は本発明のPIXELHOD
工程を使用して第1■図と同じ最初の画素構成に対して
得られるグラフィック出力を示す図、第2@図は3×3
画素マトリクスとして表わされる現在処理画素及びその
周遊の画素を示す図、第20図は第■図の画素の対応す
る値を示す図、第3@図から第30図までは本発明に従
った画素/ベクトル変換の例を示す図、第4図は周辺の
8個の画素対現在処理画素の入力方向と出力方向の定義
を示す、修正算術演算を行った後の、第20図の写像〈
マツピング〉結果を示す図、第5@図から第50図まで
はノード画素の定義を示す図、第6図は孤立画素の定義
を示す図、第7図はリンク画素の定義を示す図、第8図
はスキップ画素の定義を示す図、第9@図はニレベル画
像を示す図、第90図はノード識別(ID)コード及び
X、Yl!標値を示す図、第90図はリンクデータ及び
画素のベクトル化を示す図、第10図は本発明に従った
画素/ベクトル変換システムのブロック図、第11図は
第13図に示す制御演算装置の詳細ブロック図、第12
図は第1図に示すベクトル化データ発生器の詳細ブロッ
ク図、第13図は第12図に示す制御演算装置の動作法
を示すフロー図、第14図はノード処理フロー図、第1
5(2)図及び第150図は本発明を使用した同じスト
ロークのベクトル化結果を示す図、第16@図及び第1
60図は光学文字認識のためのベクトル化処理として本
発明を使用する前及び使用した後の同じグラフィック文
字を示す図、第17@図及び第170図は本発明を自動
写真コード化システムに使用する前及び使用した後の図
面。 参照符号の説明 1・・・制御演算装置 2・・・ベクトルデータ発生器 8・・・細線化プロセッサ 11.12.13・・・ラインバッファ14.15・・
・レジスタセット 16・・・制御論理回路 21・・・FIFOメモリ 22・・・H−レジスタ 23・・・ノードID発生器 24・・・X、Y座標値発生器 25・・・リンクデータメモリ 26・・・ノードデータメモリ。
Claims (7)
- (1)前置細線化処理の後に2レベル画像の画素をベク
トル化データへ自動的に変換する画素/ベクトル変換装
置において、 前記画素を走査するための手段と、 前回ライン画素内に存在するノード画素データを記憶す
るための第1のラインバッファと、及びノード画素が検
知されるとそれを受信するための第1の後続レジスタセ
ットと、 前記前回及び前々回ライン画素をそれぞれ記憶しその後
、3×3画素マトリクスを形成する細線化プロセッサか
ら到来する最新走査ライン画素と共に、それらをピクセ
ルごとに並列に第2のレジスタセットへ同期的に送出し
、現在処理画素が予め定義されたカテゴリーのどれに属
するかを決定する前に修正算術演算が適用され、前記現
在処理画素のカテゴリデータを、前記第1のラインバッ
ファから到来する前記ノード画素データを結合するため
の論理回路へ送出し、及び対応する制御信号をさらにベ
クトル化処理が行なうために送出するための第2及び第
3のラインバッファと、前記対応する制御信号を受信し
て前記現在処理画素のノードIDコードを発生するため
の手段と、前記対応する制御信号を受信して前記現在処
理画素のX−座標値及びY−座標値を発生するための手
段と、及び 発生される前記ノードIDコード及び発生される前記X
−座標値とY−座標値とを受信し結合してベクトル化デ
ータを発生する手段、 とを具備することを特徴とする画素/ベクトル変換装置
。 - (2)前置細線化処理の後に2レベル画像の画素を自動
的にベクトル化データへ変換する画素/ベクトル変換法
において、 前記画素を走査することと、 前及び前々ライン画素データを記憶することと、前記前
ライン画素内に存在するノード画素データを記憶するこ
とと、 前記前ライン内に存在する前記ノード画素データだけで
なく、前及び前々ライン画素データを、細線化プロセッ
サから到来する最新走査ライン画素と3×3画素マトリ
クスに結合することと、修正算術演算を実行することと
、 現在処理画素が所定のカテゴリーのどれに属するかを決
定することと、 前記現在処理画素のカテゴリーデータを、前記第1のラ
インバッファから到来する前記ノード画素データを結合
するための、論理回路へ送出することと、 対応する制御信号をベクトル化処理をさらに行なうため
に送出することと、 前記対応する制御信号を受信して前記現在処理画素のノ
ードIDコードを発生することと、前記対応する制御信
号を受信して、前記現在処理画素のX−座標値及びY−
座標値を発生することと、及び 発生される前記ノードIDコードと、及び発生される前
記X−座標値及びY−座標値とを受信して結合し、ベク
トル化データを生成すること、とを具備することを特徴
とする画素/ベクトル変換法。 - (3)周辺画素に対する前記現在処理画素の前記所定の
カテゴリーは、次のように定義されるノード画素、孤立
画素、リンク画素及びスキップ画素のカテゴリーからな
り、ここで、 ノード画素(NP)は、 前記現在処理画素は“1”の値を有しているが、“1”
の値を有する入力画業数は“1”の値を有する出力画素
数に等しくないか、 前記現在処理画素は“1”の値を有しているが、“1”
の値を有する入力画素数及び“1”の値を有する出力画
素数は共に1に等しく同方向ではないか、又は 前記現在処理画素は“1”の値を有しているが、“1”
の値を有する入力画素数及び“1”の値を有する出力画
素数は共に2に等しく、 孤立画素(IP)は、 前記現在処理画素は“1”の値を有しているが、“1”
の値を有する入力画素数及び“1”の値を有する出力画
素数は0に等しく、 リンク画素(LP)は、 前記現在処理画素は“1”の値を有しているが、その3
つの垂直入力画素の中の一つは“1”値を有しその3つ
の垂直出力画素の中の一つは同方向に“1”の値を有し
、 スキップ画素(SP)は、 画素は前記いずれのカテゴリーにも属しないか、あるい
は現在処理画素は“1”の値を有しているがその水平入
力画素は“1”の値を有し水平出力画素は“1”の値を
有し、又は 前記現在処理画素は“1”の値を有しているが、前記周
辺の画素は“0”の値を有する、 ことを特徴とする請求項2記載の画素/ベクトル変換法
。 - (4)2つの周辺ノード画素を一つのノード画素となる
ように結合するための“孤立短ベクトルの1画素変調”
のステップをさらに具備することを特徴とする請求項2
記載の画素/ベクトル変換法。 - (5)前記修正算術演算は次のように定義され、b8=
a8^*!a7^*!a1 b7=a7 by=a6^*!a5^*!a7 b1=a1 b0=a0 b5=a5 b2=a2^*!a1^*!a3 b3=a3 b4−a4^*!a3^*!a5 ここに、 *は論理AND演算を示し、 !は論理NOT演算を示す、 ことを特徴とする請求項2記載の画素/ベクトル変換法
。 - (6)前記結合ステップの後に生じる一つのノード画素
は最初に検知されるノード画素である、ことを特徴とす
る請求項4記載の画素/ベクトル変換法。 - (7)前記結合ステップの後に生じる一つのノード画素
は2番目に検知されるノード画素である、ことを特徴と
する請求項4記載の画素/ベクトル変換法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US49409790A | 1990-03-15 | 1990-03-15 | |
US494097 | 1990-03-15 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03269773A true JPH03269773A (ja) | 1991-12-02 |
Family
ID=23963027
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28693690A Pending JPH03269773A (ja) | 1990-03-15 | 1990-10-24 | 画素/ベクトル変換装置及び変換方法 |
JP1306394U Pending JPH0729659U (ja) | 1990-03-15 | 1994-10-24 | 画素/ベクトル変換装置 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1306394U Pending JPH0729659U (ja) | 1990-03-15 | 1994-10-24 | 画素/ベクトル変換装置 |
Country Status (1)
Country | Link |
---|---|
JP (2) | JPH03269773A (ja) |
-
1990
- 1990-10-24 JP JP28693690A patent/JPH03269773A/ja active Pending
-
1994
- 1994-10-24 JP JP1306394U patent/JPH0729659U/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
JPH0729659U (ja) | 1995-06-02 |
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