JPH03261300A - 遠隔装置のｃｐｕリセット方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の概要〕 遠隔装置内のＣＰＵが異常になったときのリセット方式
に関し、 自局からの遠隔操作で対向装置のＣＰＵをリセット可能
にすることを目的とし、 自局と伝送路を通して接続する対向局装置のＣＰＵのリ
セット方式において、該対向局装置に、自局からのリセ
ットコマンドのビットパターンをＣＰＵ処理を介するこ
となく検出するリセットパターン検出回路と、該対向局
のＣＰｔＪＰｔ時にのみ開くゲートを設け、対向局への
通信が断となった場合には、自局から伝送路の制御パス
を通してリセットコマンドを対向局へ送り、このリセッ
トコマンドを検出した、対向局装置のリセットパターン
検出回路の出力を前記ゲートを介して対向局のＣＰＵに
与えて、該ＣＰＵをリセットするよう構成する。

〔産業上の利用分野〕

本発明は、通信断をＣＰＵのリセットで回復する方法に
関し、特に遠隔装置内のＣＰＵが異常になったときのリ
セット方式に関する。

伝送路に挿入される中継局、端局などには制御／監視用
プロセッサ（ＣＰＬＩ）が置かれ、このプロセッサの異
常で通信断になることがある。プロセッサの異常に対し
てはリセットして正常に復帰させることが試みられるが
、無人局では人手によるリセットは不可能である。これ
をするなら、リセットのための人手が必要になって（る
。本発明はか＼る場合のリセット方式に係るものである
。

〔従来の技術〕

伝送路を介して対向する装置においては、その伝送容量
の一部を利用して、装置の制御を行なうための情報を転
送する場合がある。これを制御パスと呼ぶ。この制御パ
スを介して、例えば対向している装置それぞれに搭載さ
れているＣＰＵが折返し制御を行なったり、アラーム情
報の転送を行なったりする。

この制御パスが断（通信不能）となる原因としては例え
ば伝送路断などが考えられるが、その他には対向ＣＰＵ
の異常（暴走）がある。ＣＰＵ異常の回復手段としては
ＣＰＵをリセットしてみることが挙げられる。

〔発明が解決しようとする課題〕

しかしＣＰＵリセットを行なうには、リセット釦を押す
という人手が必要であり、対向装置が無人局に設置され
ている場合は、該対向装置のＣＰＵのリセットには係員
が出向ってリセット釦を押さねばならず、迅速な対応は
不可能で、通信不能が長時間に及ぶこともあり得る。

本発明はか−る点を改善し、自局からの遠隔操作で対向
装置のＣＰＵをリセット可能にすることを目的とするも
のである。

［課題を解決するための手段］ 第１図に示すように本発明では自局Ａと伝送路の制御パ
スＣＰＩ、ＣＰ２を通して接続する対向局（Ｂ）装置の
ＣＰＵのリセットを、該制御パスＣＰＩを通して自局Ａ
より行なう。

対向局Ｂには第２図に示すようにリセットパターン検出
回路１０、アンドゲートＧ、ＣＰＵ異常監視回路１２を
設けておき、対局ＣＰＵの異常時（通信断）には自局Ａ
より対向局Ｂヘリセットコマンドを送る。

〔作用〕

対向局ＢのＣＰＵ異常は、例えば交信不能ということで
自局Ａで検出できる。交信不能の原因はＣＰＵ異常ばか
りではないが、一応ＣＰＵ異常を疑い、自局Ａより制御
パスＣＰＩを通して、特定のビットパターンであるリセ
ットコマンドを対向局Ｂへ送る。ＣＰＵが異常であると
対向局装置のＣＰＵ異常監視回路１２は出力を生じてゲ
ー１−Ｇを開き、従って自局Ａより送ったリセットコマ
ンドが対向局Ｂのリセットパターン検出回路１０で検出
されると、該回路ｌＯの出力はゲートＧを通ってＣＰＵ
のリセット端子Ｒ３Ｔに入り、該ＣＰＵをリセットする
。こうして本発明では無人対向局装置のプロセンサＣＰ
Ｕのリセットを有人自局Ａから遠隔操作で行なうことが
でき、交信不能が対向装置のＣＰｔＪの暴走であれば、
直ちにこれを正常に戻して交信を再開することができる
。

〔実施例］ 第１図はＡ局とＢ局が制御パスＣＰＩ　　ＣＦ２により
接続しており、各々のプロセッサＣＰＵはこの制御パス
ＣＰＩ　　ＣＦ２を通して交信する状態を示している。

Ａ、Ｂ局は例えばマルチメディア多重化装置などの伝送
装置であり、上記制御パスを通しての交信は、折返し要
求、アラーム転送要求などの目的で行なう。

今、Ｂ局のプロセッサＣＰＵが暴走すると、ＡＢ局のプ
ロセッサ間の交信は途絶える。交信が途絶えたらＣＰＵ
暴走を疑ってリセットしてみるのがよいが、Ｂ局は無人
局とすると前記の問題が生じる。

じかしＣＰＵ暴走による交信断なら、伝送線従って制御
パスＣＰＩ、ＣＰ２は健在である。そこで本発明では有
人であるＡ局から健全な伝送線ＣＰｉを通してコマンド
を送り、このコマンドにより８局プロセッサをリセット
する様にする。ところで８局プロセッサは障害状態であ
るからコマンドを解析することはできない。そこでコマ
ンドのデコードはＣＰＵの処理を介さずにハードウェア
で行なう。

第２図のリセットパターン検出回路１０が該ハードウェ
アで、リセット用のコマンドの１，０パターンを予定の
ものと比較することにより、リセットコマンドが制御バ
スＣＰＬを通して送られてくると、本例ではＨレベルで
ある検出出力を生じる。

リセットコマンドは例えば８ビツトの１０１１００１０
とすると、このようなパターンは正常時の伝送データに
も存在し得る。これでリセットがかかってはならないか
ら、検出回路１０の出力が有効になるのはＣＰＵ異常時
のみとする。ＣＰＵ異常監視回路１２とアンドゲートＧ
がこの目的のもので、８局ＣＰＵの異常時に監視回路１
２が本例ではＨレベルの出力を出してゲートＧを開き、
検出回路１０が出力を生じればこれをＣＰＬＩのリセッ
ト端子Ｒ３Ｔへ入力して、ＣＰＵをリセットする。こう
して無人Ｂ局のＣＰＵ異常時に、遠隔、有人のＡ局から
制御バスＣＰ１を通して８局ＣＰＵをリセットすること
ができ、障害がプログラム暴走などであればこれで８局
ＣＰＵを正常状態に復帰させ、交信を再開することがで
きる。

第３図に第２図の具体例を示す。リセットパターン検出
回路１０は本例では８ビツトのシフトレジスタ１０ａと
、８人カアンドゲート１０ｃと、シフトレジスタの各段
とアンドゲートの各入力を結びコマンドパターンをオー
ル１に変更する回路（コマンドパターン記憶部）１０ｂ
からなる。制御バスＣＰｌ上のデータはシリアルデータ
であるが、これが逐次シフトレジスタ１０ａに取込まれ
、コマンドパターン本例では１０１１００１０が入力し
た所で回路１０ｂの出力は１１１１１１１１となり、ア
ンドゲートｌＯＣの出力は１　（Ｈレベル）になる。

シフトレジスタ１０ａのシフトクロックは、イ云送路上
のデータビットと同期するクロックである。

第１図には示さないがＡ局、Ｂ局には伝送路ＩＦ（イン
タフェース）があり、また伝送路にはＤＣ３（デジタル
クロックサプライ）が接続する網装置がある。Ａ局、Ｂ
局はＰＬＬを備え、これがＤＣ３の出力クロックと同期
したクロックを発生し、このクロックで送受信等が行な
われる（同期網）。

シフトクロックは二のＰＬＬから得る。

伝送路は１．５Ｍ、６．３Ｍなどであり、１．５Ｍなら
６４Ｋｂｐｓの２４個のタイムスロットがあり、制御バ
スはこれらのタイムスロットのあるものの一部分（２４
００ｂρＳなど）を利用して構成される。

制御バスはタイムスロットのある部分で構成されるから
、この抽出処理が行なわれる。即ち第４図に示すように
Ａ局、Ｂ局間の伝送路はＢ局の伝送路ＩＦに接続し、こ
＼でクロック乗せ替えが行なわれてジッター吸収などが
行なわれ、各タイムスロットのデータはＡＣＭ　（アド
レスコントロールメモリ）を経て、その第１タイムスロ
ツ１−ＴＳＩ（詳しくはその一部の制御パス分）はＣＰ
Ｕへ、第２タイムスロツトＴＳ２は音声チャネルへ、第
３タイムスロツトＴＳ３はデータチャネルへ、・・・・
・・と分配される。リセットパターン検出回路１゜へ送
られるのはこのＴＳＩ（の一部）である。

ＣＰＵ異常監視回路１２は、通常ＣＰｔＪの暴走監視に
用いられるウォッチドッグタイマでよい。

第３図のカウンタ１２ａはこのウォッチドッグタイマを
構成するカウンタであり、クロックＣＬＫを計数し、定
期的に出てくるＣＰｔＪからのパルス（クリアアクセス
）でリセットされる。ＣＰＵが正常なら、カウンタ１２
ａは所定数以下でリセットがか−り、０から該所定数ま
での範囲内の計数を繰り返すだけで、該所定数以上には
なれないでいる。しかしＣＰＵが暴走すると上記パルス
が出なくなり、カウンタ１２ａはリセットすることなく
計数を続けるので所定数以上になる。このときゲートＧ
にＨレベル信号が出て、該ゲートを開く。

ＣＰＵのリセットコマンドは、制御バスを通して繰り返
し送るが、コマンドが回路１０で検出されてＣＰＵがリ
セットされ、正常に復帰すると、カウンタ１２ａは最早
や所定数以上の計数値にはならず、ゲートＧは閉じてい
る。ＣＰＵが正常に復帰すれば、該ＣＰＵの応答は正常
になるから、このことでＡ局ではリセットコマンド送出
を停止する。

８局ＣＰＵの異常はＡ局で検知され、このときＡ局は制
御バスへフラグパターンを送るのが一般である。本発明
ではこのフラグパターンとＣＰＵリセットコマンドを送
る。リセットコマンドはフラグパターンとは異なるパタ
ーンとする。

〔発明の効果］ 以上説明したように本発明では、対向装置のＣＰＵリセ
ットを遠隔制御できるため、ＣＰＵ異常による通信不能
を最小限の時間に抑えることができる。また本発明では
ＣＰＵリセットコマンドを、ビット位置で言えば任意の
複数ビットの１．０で構成するパターンとし、リセット
制御用特定ビットを定義することはしないので、伝送効
率を落すことがない。また、本発明を実現するのに必要
ｔものはシフトレジスタとゲート程度であり、信号フレ
ーム構成は変更する必要がなくそのま＼利用できる。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は第１図の一部の詳細ブロック図、第３図は第２
図の具体例を示す回路図、第４図は制御パスとその分離
の説明図である。 第１図、第２図で、Ｂ局は対向局、ＣＰＵはそのプロセ
ッサ、１０はリセットパターン検出回路、Ｇはゲート回
路である。 出　願人　富士通株式会社

Claims (1)

1. 【特許請求の範囲】 １、自局と伝送路を通して接続する対向局装置のＣＰＵ
   のリセット方式において、 該対向局（Ｂ）装置に、自局からのリセットコマンドの
   ビットパターンをＣＰＵ処理を介することなく検出する
   リセットパターン検出回路（１０）と、該対向局のＣＰ
   Ｕ異常時にのみ開くゲート（Ｇ）を設け、 対向局への通信が断となった場合には、自局から伝送路
   の制御パスを通してリセットコマンドを対向局へ送り、 このリセットコマンドを検出した、対向局装置のリセッ
   トパターン検出回路の出力を前記ゲートを介して対向局
   のＣＰＵに与えて、該ＣＰＵをリセットすることを特徴
   とする遠隔装置のＣＰＵリセット方式。