JPH03258193A - テレメータ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は１人工衛星や、ロケットのように電子機器を
監視するテレメータ装置に関するものである。

［従来の技術］ 従来２人工衛星や、ロケットのように搭載した電子機器
を監視するためには、テレメータ装置を利用しているが
、このテレメータ装置は、搭載した電子機器の内部温度
モニタ等、アナログ信号を絶対値レベルでデジタル化し
て、伝送していた。

第３図は、従来のテレメータ装置を示す構成図例で１図
において、（１）は温度センサのような複数のアナログ
信号源、　（１，ａ）は第１のアナログ信号源（１ｂ）
は第２のアナログ信号源、　（ｌｃ）は第Ｎ（Ｎは自然
数を示す。）のアナログ信号源、（２）は複数のアナロ
グ信号源（１）を切り替わるアナログマルチプレクサ　
（３）はアナログマルチプレクサ（２）の選択された信
号を適当なレベルに増幅するアンプ、（４）はアンプ（
３）からの適当なレベルに増幅した信号をデジタル変換
するＡ／Ｄ変換回路、（ア）は伝送する信号のフレーム
の先頭を示すシンクツでターンを発生するシンクパター
ン発生回路、（８）はシンクツでターン発生回路（７）
の信号と複数のアナログ信号源（１）をＡ／Ｄ変換回路
（４）シて得たデータ信号をフレームフォーマットに合
ワせてフレーム構成スるフレームフォーマット回路、　
（９）はフレームフォーマット回路（８）の信号を伝送
する伝送路、　（１２）は伝送路（９）から伝送した信
号のフレームの先頭を示すシンクパターンを検出するシ
ンクパターン検出回路、（１，３）は伝送路（９）から
伝送した信号とシンクパターン検出回路（Ｉ２）の信号
からフレーム構成されたデータを分解するフレーム分解
回路、　（１４）は複数のアナログ信号源（１）のフレ
ーム分解された複数のデータ出力、　（１４ａ）は第１
のアナログ信号源（１ａ）の第１のデータ出力、（１４
ｂ）は第２のアナログ信号源（１ｂ）の第２のデータ出
力、　（１４ｃ）は第Ｎのアナログ信号源（１ｃ）の第
Ｎのデータ出力である。

第４図は、テレメータ装置でフレーム構成の１例を示す
説明図で、伝送路（９）のフレーム構成を示している。

第５図は、フレーム構成の１例を示す第４図で１ワード
構成の１例を示す説明図である。

次に動作について説明する。フレームフォーマット回路
（８）は、フレームを構成するために、第４図で示すよ
うな先頭ワードにシンクパターン発生回路（７）からの
シンクパターンを、伝送路（９）へ出力する。次のワー
ド１は、データワードであるので、フレームフォーマッ
ト回路（８）の信号により。

アナログマルチプレクサ（２）によって例えば第１のア
ナログ信号源（１ａ）が選択される。アナログマルチプ
レクサ（２）によって選択された信号は、アンプ（３）
で適当なレベルに増幅され、Ａ／Ｄ変換回路（４）でデ
ジタル信号に変換され、第５図に示すような１ワードの
デジタル信号になる。この１ワードのデジタル信号は、
フレームフォーマ、ト回路（８）によって伝送路（９）
へ出力する。また次のワード２は、別のアナログ信号源
である例えば第２のアナログ信号源（１ｂ）が選択され
、上記ワード１と同様に処理され、フレームフォーマッ
ト回路（８）によって伝送路（９）へ出力する。また、
フレームの最終ワードであるワードＮも同様に処理され
、フレームフォーマット回路（８）によって伝送路（９
）へ出力することになる。以上が１フレームの動作であ
るが　他のフレームでも同様な動作が繰り返されること
になる。

ついで、第４図のようにフレーム構成された伝送路（９
）の信号は、先頭ワードにあるシンクツでターン検出回
路（］２）によって検出され、この検出信号でフレーム
構成されたデータを、フレーム分解回路（１３）によっ
て分解される。フレーム分解回路（１３）で分解された
データワードは、それぞれ第５図に示したワード単位で
、第１のアナログ信号源（Ｉａ）が第１のデータ出力（
１４ａ）へ、第２のアナログ信号源（ｉｂ）か第２のデ
ータ出力（１，４ｂ）へ、第Ｎのアナログ信号源（１ｃ
）が第Ｎのデータ出力（１４ｃ）へ出力されることにな
る。

［発明が解決しようとする課題］ 従来のテレメータ装置は以上のように構成されているの
で、電子機器の内部温度をモニタするような、状態変化
の少ないアナログ信号源であってもＡ／Ｄ変換回路の全
ビットでデジタル化して伝送しなければならず、変化し
た情報に対して伝送路のデータが多く必要で、また伝送
時間が長くかかるなどの課題があった。

この発明は上記のような課題を解決するためになされた
もので、データの伝送ビット数を減少できるとともに、
伝送時間が短くでき、伝送効率の高いテレメータ装置を
得ることを目的とする。

こ課題を解決するための手段］ この発明に係るテレメータ装置は、状態変化の少ないデ
ータ信号を１フレーム分記憶し２次のデータ信号と記憶
している前フレームのデータ信号との差分を伝送すると
ともにこの差分データ信号を１フレーム分記憶し１次の
データ信号と記憶している前フレームのデータ信号とを
加算して基のデータ信号を合成するようにしたものであ
る。

［作用］ この発明は、１フレーム分のデータを記憶するメモリに
より１フレーム前のデータが記憶され。

デジタル減算回路によりこのｌフレーム前のデータと現
時点のデータとの差分のデータを伝送するまた。１フレ
ーム分のデータを記憶するメモリにより１フレーム前の
データが記憶され、伝送された差分のデータをデジタル
加算回路によりこの１フレーム前のデータと現時点のデ
ータとを加算され、基のデータを復元する。

［実施例〕 第１図は、この発明によるテレメータ装置の一実施例の
全体構成図である。この実施例において（１）〜（４）
、　（７）〜（９）、　（１２）〜（１４）は上記従来
のテレメータ装置と全く同一なものである。（５）は１
フレーム分のデータを記憶する第１のデータメモリ回路
、（６）はＡ／Ｄ変換回路（４）の信号と上記第１のデ
ータメモリ回路（５）の信号との差分を生成するデジタ
ル減算回路、　（１０）は１フレーム分のデータを記憶
する第２のデータメモリ回路、　（１１）は伝送路（９
）の信号と上記第２のデータメモリ回路（１０）の信号
と加算して基のデータ信号を生成するデジタル加算回路
である。

第２図は、この発明によるテレメータ装置のフレーム構
成例を示す第４図の１ワード構成の１例を示す説明図で
ある。

上記のように構成されたテレメータ装置において、フレ
ームフォーマットを作成する動作、及び複数のアナログ
信号源（１）をデータ信号に変換する動作は、上記従来
のテレメータ装置と同様である。

まず、入力される複数のアナログ信号源（１）のノミナ
ルデータを、あらかじめ調べておき、このノミナルデー
タを動作の初期状態で、第１のデータメモリ回路（５）
及び第２のデータメモリ回路（１０）に記憶させておく
。

ワード１のデータは、第１のアナログ信号源（１ａ）を
Ａ／Ｄ変換回路（４）でデジタル信号に変換され、この
デジタル信号のデータと第１のデータメモリ回路（５）
に記憶している１フレーム分中のワード１のデータとの
差分をデジタル減算回路（６）によって生成され２例え
ば第２図に示すようなデータにする。第２図は、符号ビ
ット１ビツトとデータビット３ビツトで１ワードを構成
し、上記のデジタル減算回路（６）によって得られた符
号ビットと差分データである。また同時に、第１のアナ
ログ信号源（１ａ）をＡ／Ｄ変換回路（４）でデジタル
信号に変換されたデータは、第１のデータメモリ回路（
５）に、新たなワード１のデータとして記憶される。次
いで４　ワード２以降も、ワード１と同様な動作が行わ
れる。第２フレーム以降で、第１フレームと同様のシン
クパターン後のワードデータは、前フレームで記憶した
データと、入力される複数のアナログ信号源（１）のＡ
／Ｄ変換回路（４）したデータとの差分が、伝送路（９
）に出力される。

次に、伝送路（９）のフレーム構成されたデータ信号分
解する動作は、上記従来のテレメータ装置と同様である
。伝送路（９）のり一ド１のデータは、このデータと第
２のデータメモリ回路（］０）に記憶しているＩフレー
ム骨中のワード１のデータとをデジタル加算回路（１１
）によって加算することで、第１のアナログ信号源（１
ａ）をＡ／Ｄ変換回路（４）シた。基のデータを生成す
ることができる。また同時に、伝送路（９）のワード１
のデータは、第２のデータメモリ回路（ｌＯ）に、新た
なワード１のデータとして記憶される。次いで、ワード
２以降は、ワード１と同様の動作で、基のデータを生成
することができる。この生成された基のデータは、フレ
ーム分解回路（１３）で分解され、第５図に示したワー
ド単位で、それぞれ複数のデータ出力（１４）に出力さ
れ、フレーム毎に更新される。

［発明の効果］ 以上のように、この発明によればデータの差分を伝送す
るように構成したので、データを伝送するビット数が減
少でき、また、高い伝送効率のものが得られる効果があ
る。

【図面の簡単な説明】

第１図はこの発明の一実施例によるテレメータ装置を示
す構成図、第２図はこの発明の一実施例によるビット構
成を示す説明図、第３図は従来のテレメータ装置を示す
構成図、第４図はフレーム構成を示す説明図、第５図は
従来のテレメータ装置によるビット構成を示す説明図で
ある。 （１）は複数のアナログ信号源、　（ｌａ）は第１のア
ナログ信号源、　（ｌｂ）は第２のアナログ信号源、　
（Ｉｃ）は第Ｎのアナログ信号源、（２）はアナログマ
ルチプレクサ、（３）はアンプ、（４）はＡ／Ｄ変換回
路、（５）は第１のデータメモリ回路、（６）はデジタ
ル減算回路。 （７）はシンクパターン発生回Ｍ、　（８）はフレーム
フォーマット回路、（９）は伝送路、（１０）は第２の
データメモリ回路、　（１１）はデジタル加算回路、　
（１２）はシンクパターン検出回路、　（１３）はフレ
ーム分解回路（１４）は複数のデータ出力、　（１４ａ
）は第１のデータ出力、（１４，ｂ）は第２のデータ出
力、　（＋４ｃ）は第Ｎのデータ出力である。 なお２図中、同一符号は同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 複数のアナログ信号源と、上記複数のアナログ信号源の
   出力を入力するアナログマルチプレクサと、入力端が上
   記アナログマルチプレクサの出力端に接続されたアンプ
   と、入力端が上記アンプの出力端に接続されたＡ／Ｄ変
   換回路と、上記Ａ／Ｄ変換回路の出力端に入力端が接続
   され、１フレーム分のデータを記憶する第１のデータメ
   モリ回路と、一方の入力端に上記第１のデータメモリ回
   路の出力端を接続し、他方の入力端に上記Ａ／Ｄ変換回
   路の出力端を接続し、両者の信号の差分を生成するデジ
   タル減算回路と、シンクパターン発生回路の出力端と上
   記デジタル減算回路の出力端を入力端に接続し、フレー
   ムフォーマットに合わせてフレーム構成するフレームフ
   ォーマット回路と、このフレームフォーマット回路の出
   力端を接続した伝送路と、この伝送路の出力端を入力端
   に接続し、１フレーム分のデータを記憶する第２のデー
   タメモリ回路と、上記同一の伝送路の出力端を入力端に
   接続したシンクパターン検出回路と、一方の入力端に第
   ２のデータメモリ回路の出力端を接続し、他方の入力端
   に伝送路の出力端を接続し、上記伝送路のデータと第２
   のメモリ回路の１フレーム分のデータを加算するデジタ
   ル加算回路と、上記シンクパターン検出回路の出力とデ
   ジタル加算回路の出力とからフレーム構成されたデータ
   を分解するフレーム分解回路と、このフレーム分解回路
   から出力される複数のデータ出力とを備えたことを特徴
   とするテレメータ装置。