JPH03258120A - シリアルパラレル変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はシリアルパラレル変換回路に関し、特にＩＣ化
されたシリアルパラレル変換回路に関する。

従来技術 従来、この種のシリアルパラレル変換回路においては、
第２図に示すように、フレーム入力端子２にフレーム信
号が入力されると、このフレーム信号はオア回路８を介
してシフトレジスタ（ＳＦＴ）９のデータ入力端子（Ｄ
）に入力される。

シフトレジスタ９のクロック入力端子（Ｃ）にはクロッ
ク入力端子３から入力されたクロック信号が入力されて
おり、シフトレジスタ９はこのクロック信号にしたがっ
てフレーム信号を８クロツクシフトしてデマルチプレク
サ（ＤＭＸ）５のシリアルパラレルタイミンク入力端子
（以下タイミング入力端子とする）（ＥＬ）およびオア
回路８に出力する。

シフトレジスタって８クロック遅らされてからオア回路
８に出力されたフレーム信号はオア回路８から再度シフ
トレジスタ９に入力されるので、それ以降シフトレジス
タ９からは８クロツク毎にデマルチプレクサ５のタイミ
ング入力端子およびオア回路８にフレーム信号が出力さ
れる。

デマルチプレクサ５てはタイミング入力端子にシフトレ
ジスタ９からのフレーム信号か入力されると、クロック
入力端子（Ｃ）に入力されるクロック入力端子３からの
クロック信号にしたがって、データ入力端子（Ｄ）に入
力されるデータ入力端子１からのデータを取込んでシリ
アルパラレル変換を行う。

よって、データ入力端子１に入力されたデータは、デマ
ルチプレクサ５で８個毎にシリアルパラレル変換され、
パラレルデータ出力端子４から出力されることになる。

このような従来のシリアルパラレル変換回路では、シフ
トレジスタ９の出力信号をオア回路８を介してシフトレ
ジスタ９のデータ入力端子に入力するようにしているの
で、フレーム入力端子２へのフレーム信号が途中で変化
すると、その変化する前後のタイミングでシフトレジス
タ９から出力信号（フレーム信号）が出力されることと
なり、フレーム信号が変化した後のシリアルパラレル変
換機能が保証されなくなるという欠点がある。

また、フレーム信号が変化しない場合でも、シフトレジ
スタ９の出力信号にノイズが重畳され、その信号がシフ
トレジスタ９に取込まれた場合にも、本来のタイミング
以外にノイズに起因する信号かシフトレジスタ９から出
力されることとなり、シリアルパラレル変換機能が保証
されなくなるという欠点がある。

発明の目的 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、フレーム信号が変化した場合でもシリア
ルパラレル変換機能を保証することができ、デマルチプ
レクサのシリアルパラレルタイミング入力端子への信号
にノイズが重畳された場合でもノイズが重畳されなくな
ればシリアルパラレル変換機能を保証することができる
シリアルパラレル変換回路の提供を目的とする。

発明の構成 本発明のシリアルパラレル変換回路は、デマルチプレク
サにより入力データのシリアルパラレル変換を行うシリ
アルパラレル変換回路であって、前記入力データに伴う
フレーム信号が入力されたときにリセットされ、前記デ
マルチプレクサに供給されるクロック信号を計数するカ
ウンタ回路と、前記カウンタ回路からの各分周出力かす
べてアクティブとなったときにタイミング信号を出力す
るゲート回路とを設け、前記デマルチプレクサにおける
シリアルパラレル変換を前記ゲート回路からのタイミン
グ信号に応じて行うようにしたことを特徴とする。

実施例 次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例を示す回路図である。

図において、フレーム入力端子２にフレーム信号が入力
されると、このフレーム信号はカウンタ回路（ＣＮＴ）
６のデータロード制御入力端子（ＬＤ）に入力される。

カウンタ回路６のデータ入力端子（Ｄｌ　−Ｄ３　）に
は夫々接地された信号線が接続されているので、データ
ロード制御入力端子にフレーム信号か入力されると、カ
ウンタ回路６のデータ出力端子（Ｑｌ　−Ｑ３　）から
出力される出力信号はすべてロウレベルとなる。言い換
えれば、カウンタ回路６のクロック入力端子（Ｃ）に入
力されるクロック入力端子３からのクロック信号により
計数された値は、データロード制御入力端子にフレーム
信号が入力されることによって、リセットされることに
なる。

また、カウンタ回路６の２分周出力、４分周出力、８分
周出力は夫々データ出力端子からアンド回路７に出力さ
れており、アンド回路７では各分周出力の論理積をとり
、その演算結果をデマルチプレクサ（ＤＭＸ）５のシリ
アルパラレルタイミング入力端子（以下タイミング入力
端子とする）（Ｅ　Ｌ）に出力する。

すなわち、カウンタ回路６のデータロード制御入力端子
にフレーム入力端子２からフレーム信号が入力されると
、このフレーム信号はカウンタ回路６およびアンド回路
７により８クロ・ツク遅らされてデマルチプレクサ５の
タイミング入力端子に入力され、これ以降タイミング入
力端子には８クロツク毎にフレーム信号が入力されるこ
とになる。

デマルチプレクサ５はタイミング入力端子にアンド回路
７からの出力信号か入力される毎に、クロック入力端子
（Ｃ）に入力されるクロ・ツク入力端子３からのクロッ
ク信号にしたがって、データ入力端子（Ｄ）に入力され
るデータ入力端子１力＼らのデータを８個ずつ取込んで
シリアルノくラレル変換を行い、その変換したデータを
ノくラレルデータ出力端子４から出力する。

したかって、カウンタ回路６てはフレーム信号が入力さ
れる毎にそれまでのカウント値がリセ・ソトされるので
、フレーム信号が途中で変化してもその変化した時点か
ら新たにカウントが開始されるので、その後のシリアル
ノくラレル変換機能を保証することができる。

また、カウンタ回路６の出力にノイズが重畳されても、
その時点てはアンド回路７から出力信号が出力されてデ
マルチプレクサ５のシリアルパラレル変換機能に影響を
与えることになるが、ノイズが重畳されなくなればアン
ド回路７からは８クロツク毎に正常な出力信号が出力さ
れるので、デマルチプレクサ５のシリアルパラレル変換
機能は正常な状態に復旧する。

このように、フレーム入力端子２からのフレーム信号が
入力されると、それまでのカウント値かリセットされる
カウンタ回路６の各分周出力かすべてアクティブとなっ
たときに出力されるアンド回路７からの出力信号に応じ
てデマルチプレクサ５でシリアルパラレル変換を行うよ
うにすることによって、フレーム信号が変化した場合で
もシリアルパラレル変換機能を保証することができる。

また、デマルチプレクサ５のタイミング入力端子への信
号にノイズが重畳された場合でも、ノイズが重畳されな
くなればシリアルパラレル変換機能を保証することがで
きる。

発明の詳細 な説明したように本発明によれば、入力データに伴うフ
レーム信号が入力されるとリセ・ソトされるカウンタ回
路の各分周出力がすべてアクティブとなったときにゲー
ト回路から出力されるタイミング信号に応じてシリアル
ノくラレル変換を行うようにすることによって、フレー
ム信号が変化した場合でもシリアルパラレル変換機能を
保証することができ、タイミング信号にノイズが重畳さ
れた場合でもノイズが重畳されなくなればシリアルパラ
レル変換機能を保証することができるとＬ）う効果があ
る。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図は従来
例を示す回路図である。 主要部分の符号の説明 ５・・・・・・デマルチプレクサ ６・・・・・・カウンタ回路 ７・・・・・アンド回路

Claims (1)

【特許請求の範囲】
1. （１）デマルチプレクサにより入力データのシリアルパ
   ラレル変換を行うシリアルパラレル変換回路であって、
   前記入力データに伴うフレーム信号が入力されたときに
   リセットされ、前記デマルチプレクサに供給されるクロ
   ック信号を計数するカウンタ回路と、前記カウンタ回路
   からの各分周出力がすべてアクティブとなったときにタ
   イミング信号を出力するゲート回路とを設け、前記デマ
   ルチプレクサにおけるシリアルパラレル変換を前記ゲー
   ト回路からのタイミング信号に応じて行うようにしたこ
   とを特徴とするシリアルパラレル変換回路。