JPH03257871A - パターン形成方法および半導体装置の製造方法 - Google Patents

パターン形成方法および半導体装置の製造方法

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JPH03257871A
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新居延　弘治
Futoshi Tokuno
徳能　太
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は金属板へのロウ付けなどの所定の処理によっ
てソリが生じた基板につき、その主面上に所望のパター
ンを正確に形成する方法と、その方法を金属板上の半導
体基板に適用して半導体装置を製造する方法とに関する
。
〔従来の技術〕
周知のように、電力用半導体装置などにおいては、半導
体基板を硬質の金属板上に固着しておく場合が多い。第
８図はゲートターンオフサイリスタ（Ｇ　Ｔ　Ｏ）に用
いられる半導体基板５１を概略的に示す断面図であり、
この半導体基板５１の下側主面は、ロウ材層を兼ねたア
ノード電極５２によってモリブデン板５３にロウ付けさ
れている。
このモリブデン板５３は、半導体基板５１の支持板ない
しは補強板として機能する。また、この半導体基板５１
の上側の主面上に、多数のエミッタ領域５４の配列が形
成される。このエミッタ領域５４は、半導体基板５１の
中心Ｃのまわりに同心円状に配列しており、それらの上
にはカソード電極５５がそれぞれ形成される。なお、説
明の便宜上、半導体基板５１の内部の活性領域の層構造
や、上側主面上のゲート電極の配列は、第９図では省略
されている。また、エミッタ領域５４のパターニング時
に使用されるマスク５６と、カソード電極５５のパター
ニング時に使用されるマスク５７とが第８図中に示され
ている。
〔発明が解決しようとする課題〕
ところで、半導体基板５１とモリブデン板５３とのロウ
付はプロセスでは、半導体基板５１とモリブデン板５３
との双方が高温となる。たとえばロウ材としてアルミニ
ウムを用いる場合には、アルミニウムの融点である６６
０℃以上の温度にまでこれらの部材が加熱される。した
がって、ロウ付はプロセスの完了後にこれらの部材が室
温付近まで冷却されたとき、半導体基板５１とモリブデ
ン板５３とのそれぞれの線膨張係数の差に応じて、これ
らの結合体５８にソリが生ずる。
たとえば、半導体基板５１がシリコンであるときにはそ
の線膨張係数は４．１５Ｘ　１０　＝／　Ｋであり、モ
リブデン板５３の線膨張係数は５．ｌＸ　１−０−６／
にであって、前者の方が小さい。このため、冷却後にお
いては半導体基板５１側を凸とするようなソリがこの結
合体５８において発生する。第８図中には、ソリが生じ
た後の結合体５９の一部が破線で示されている。ただし
、図示の便宜上、ソリは誇張して描かれている。
一方、半導体基板５１の上側主面上のエミッタ領域５４
とカソード電極５５とのうち、エミッタ領域５４は上記
ロウ付はプロセスの前に形成され、カソード電極５５は
ロウ付はプロセスの後に形成される。したがって、マス
ク５６．５７内のそれぞれのパターンの間の位置的整合
が行われていたとしても、エミッタ領域５４とカソード
電極５５とのそれぞれの形成位置の間に、半導体基板５
１のソリに起因するズレが生じてしまう。
このズレが比較的小さいときには、あまり問題は生じな
いが、それが大きくなると、第９図（ａ）。
（ｂ）にそれぞれ拡大平面および拡大断面を示すように
、カソード電極５５がエミッタ領域５４からはみ出して
しまう。その結果、エミッタ領域５４とその周辺に存在
する他の活性領域（図示せず）とが短絡状態となり、こ
のＧＴＯは不良品となってしまう。
特に問題となるのは、このようなズレの量が種々のファ
クタの複雑な組合せによって定まり、定のものではない
ということである。すなわち、まず、エミッタ領域５４
とカソード電極５５との位置ズレ量は、第８図のエミッ
タ領域５４のそれぞれと中心Ｃとの距離とに応じて異な
るという事情がある。それは、第８図かられかるように
中心Ｃから遠くなるほど結合体５９の湾曲が大きくなる
ためである。また、結合体５９のソリ量はモリブデン板
５３の厚さや半導体基板５１の厚さによっても変化する
。
たとえば、半導体基板５１の厚さが０．６ｍｍであり、
モリブデン板５３の直径が６６１１１であるとき、モリ
ブデン板５３の厚さに応じてソリ量は第１０図のように
変化する。このため、エミッタ領域５４とカソード電極
５５との相互の位置ズレ量もモリブデン板５３や半導体
基板１の厚さに依存する。
ただし、第１１図における「ソリ量」とは、半導体基板
５１のエツジでの変形量を意味している。
さらに、このような条件が同一であっても、多数の半導
体基板のそれぞれのロウ付けにおいては上記ソリ量は統
計的に分布し、必しも同一の値とはならない。このため
、カソード電極５５の位置ズレ量も一定ではなく、カソ
ード電極５５の形成位置を一律に若干ずらせただけでエ
ミッタ領域５４からのはみ出しが常に防止できるという
ものではない。
そして、このような事情は、半導体基板５１上の各パタ
ーンを微細化して素子構造の集積度を上げようとすると
きに特に問題となる。ＧＴＯの場合はこのような微細化
はターンオフ能力の向上のために必要であって、パター
ンを微細化するとわずかのズレ量でもカソード電極５５
がエミッタ領域５４の外部へはみ出してしまう。ＧＴＯ
以外の半導体装置においても、パターンの微細化のため
には上記のようなソリによるパターンの位置ズレの解消
は不可欠である。
この発明は従来技術における上述の問題の克服を意図し
ており、所定の処理によってソリが生じた基板上にパタ
ーン形成を行うにあたって・基板ごとのソリ量が一定で
ない場合でも、許容誤差内で正確にパターンを形成可能
とすることを第１の目的とする。
また、この発明の第２の目的は、上記のパターン形成方
法を半導体装置の製造方法に適用することにより、金属
板にロウ付けされることによってソリが生じる半導体基
板について、そのソリ量が一定でない場合においても、
そのソリの前後に形成される各パターンのそれぞれの位
置を許容誤差内で整合させることである。
〔課題を解決するための手段〕
上述の第１の目的を達成するため、この発明の第１の構
成では、所定の処理が施されることによってソリが生じ
た基板の主面上に所定の材料からなる層が形成された構
造体につき、前記層の選択的除去によって前記主面上に
前記材料からなるパターンを形成する方法において、（
ａ）　　前記基板が実質的にフラットであると仮定して
、前記主面のうち前記パターンを形成すべき領域の位置
を定めるステップと、（ｂ）前記ソリについてあらかじ
め定められた許容限界値と、前記主面上の所定位置から
前記領域までの距離とに応じて前記領域の位置を修正し
たパターニング用のマスクを作成するステップと、（Ｃ
）　　前記主面と前記マスクとのそれぞれの配向方向が
前記所定位置において整合するように前記構造体と前記
マスクとの相対的位置決めを行った状態で、前記マスク
を用いた前記層のパターニングを行い、それによって前
記主面上に前記パターンを得るステップとを備える。
また、この発明の第２の構成は、上記第１の構成による
方法において、前記許容限界値は、前記ソリの許容最大
値と推定最小値との組によって表現されており、前記パ
ターンは、前記所定位置に面したフロントエツジと、前
記所定位置とは逆の方向に向いたリアエツジとを有し、
前記ステップ（ｂ）は、（ｂ−１）　　前記フロントエ
ツジの位置を、前記所定位置から前記フロントエツジま
での距離と前記推定最小値とに応じて前記所定位置側へ
ずらせて修正するステップと、（ｂ−２）　　前記リア
エツジの位置を、前記所定位置から前記リアエツジまで
の距離と前記許容最大値とに応じて前記所定位置側へず
らせて修正するステップを含む。
さらに、この発明の第３の構成は上記第１の構成を半導
体装置の製造方法に利用したものであって、（ａ）それ
ぞれが所定のマスキングパターンを有する第１と第２の
マスクを作成するステップと、（ｂ）　　前記第１のマ
スクを用いて、半導体基板の第１の主面上に第１の材料
からなる第１のパターンを形成するステップと、（Ｃ）
　　前記ステップ（ｂ）の後に、前記半導体基板の第２
の主面を金属板にロウ付けするステップと、（ｄ）　　
前記ステップ（ｃ）の後に、前記第２のマスクを用いる
ことにより、第２の材料からなり、かつ前記第１のパタ
ーンと整合する第２のパターンを前記第１の主面上に形
成するステップとを備え、前記ステップ（ａ）は、　（
ａ−１）　　前記第１の主面のうち前記第２のパターン
を形成すべき領域の位置を、前記第１のマスクにおける
マスキングパターンを基準として決定するステップと、
（ａ−２）　　前記ソリについてあらかじめ定められた
許容限界値と、前記第１の主面上の所定位置から前記領
域までの距離とに応じて前記領域の位置を修正するステ
ップと、（ａ−２）　　位置修正後の前記領域をマスキ
ングパターンとして表現するように前記第２のマスクを
作成するステップとを有し、前記ステップ（Ｃ）が、（
ｃ−１）　　前記第１の主面上に前記第２の材料からな
る層を形成するステップと、（ｃ−２）　　前記第１の
主面と前記第２のマスクとのそれぞれの配向方向が前記
第１の主面上の前記所定位置において整合するように前
記第２のマスクと前記半導体基板との相対的位置決めを
行った状態で、前記第２のマスクによる前記層のパター
ニングを行うステップとを有する。
〔作用〕
この発明の第１の構成においては、基板がフラットであ
ると仮定してパターン形成位置が特定された後、ソリに
よる位置ズレを考慮してその位置を修正する。この修正
にあたっては、主面上の特定位置（たとえば中心）とパ
ターンとの距離が参酌される。それは、この所定位置が
基板とマスクとの配向方向の整合点となるからであり、
所定位置ではズレがゼロであり、それから遠くなるに従
って位置ズレが大きくなるからである。また、上記修正
はソリの許容限界値をも参酌して行う。この許容限界値
は基板ごとのソリのばらつきなどに応じて定めておく。
このため、許容限界値を超えないソリを持つ基板につい
ては、基板上の各位置において、同程度の精度のパター
ン形成が可能である。
この発明の第２の構成は、上記第１の構成の特徴をさら
に具体化したものに相当する。
まず、ソリ量の上限は、どの程度のソリまでを許容する
かという判断によって特定する。すなわち、著しく大き
なソリの場合には、パターンの位置ずれ以外にも種々の
不具合が生じるため、基板は不良品とされるのが通例で
ある。そこで、著しく大きなソリまでを考えてパターン
形成を行う必要はなく、許容最大値がこのような限界を
考慮して特定される。
他方、下限については次のように考える。すなわち、基
板のソリ量は種々のファクタに依存するが、ソリの原因
となる処理（たとえばロウ付け）を行う限り、ソリ量が
ゼロになることはないのが通例である。すなわち、所定
の範囲内の条件下でソリが生ずる場合、ソリ量にはその
条件範囲に応じた実質的最小値があると考えられる。た
とえば半導体基板を金属板上にロウ付けするときには、
各部材の材料のほか、それらのサイズやロウ付は温度の
範囲を定めれば、ソリ量の最小値が推定できる。この推
定は、たとえば事前の実験によって行ってもよい。
このため、ソリ量として考えなければならない範囲の下
限は、このような推定を通じて特定しておくことができ
る。
このようにして、ソリ量の許容最大値と推定最小値とが
特定されると、前者はパターンのリアエツジの位置の修
正に使用され、後者はフロントエツジの位置修正に使用
される。後述する実施例において説明するように、基板
のソリによる位置ズレの方向には規則性があり、フロン
トエツジとリアエツジとの双方をその方向にずらせるこ
とにより、パターンの幅を不必要に小さくすることなく
、位置ズレ補償が可能となる。
この発明の第３の構成による半導体装置の製造方法では
、ソリが生ずる前後に形成されるそれぞれのパターンの
位置的整合を図ることができる。
ソリが生じた後のパターン形成において、上記第１の構
成に応じた位置修正がなされることにより、半導体基板
のソリ量が一定でない場合でも、パターン間の位置ズレ
を許容誤差内のものとすることができる。
〔実施例〕
Ａ、実施例適用対象の構成と動作 第２図はこの発明の一実施例を適用して製造されるＧＴ
Ｏ素子１００の概略平面図であり、第３Ａ図はその■−
■拡大断面図である。ＧＴＯ１００は半導体基板１０（
第３Ａ図）を備えており、この半導体基板１０の下側主
面は、ロウ材層を兼ねたアノード電極２によってモリブ
デン板１にロウ付けされている。このモリブデン板１は
、半導体基板１０の支持板ないしは補強板として機能す
る。また、アノード電極２すなわちロウ材層としてはア
ルミニウムが用いられる。半導体基板１０は、ｐエミッ
タ領域１１．ｎベース領域１２およびｐベース領域１３
を有しており、ｐベース領域１３の上には、多数のｎエ
ミッタ領域１４ａ〜１４Ｃが同心円状に配列形成されて
いる。そして、ｎエミッタ領域１４ａ〜１４ｃのそれぞ
れの上には、アルミニウムよりなるカソード電極５ａ〜
５Ｃがそれぞれ形成されている。また、ｎエミッタ領域
１４ａ〜１４ｃと交互にゲート電極６が形成されている
。基板１０の上側主面の中心部以外においては、ゲート
電極６は絶縁膜７によって覆われている。また、半導体
基板１０の外縁部は、シリコンゴム３によって保護され
ている。
このＧＴＯ素子１００は次のように動作する。
まず、ターンオン動作においては、アノード電極２とカ
ソード電極１４ａ〜１４ｃとの間に主電圧を印加した状
態で、ｐベース領域１３とｎエミッタ領域１４ａ〜１４
Ｃとの間のｐｎ接合に順ノ（イアスがかかるように、ゲ
ート電極６とカソード電極５ａ〜５Ｃとの間に電圧を印
加する。すると、ｐベース領域１３からｎエミッタ領域
１４ａ〜１４Ｃへの正孔の注入が起り、それに応じてｎ
エミッタ領域１４ａ〜１４ｃからｐベース領域１３への
電子の注入が行われる。さらに、ｎエミッタ領域１４ａ
　〜１４ｃ、ｐベース領域１３およびｐベース領域１２
からなるｎｐｎ　）ランジスタの増幅作用によって、ｎ
ベース領域１２へも過剰電子が供給される。
その結果、ｎベース領域１２に過剰電子が生じ、これを
中性化するために、同量の正孔がｐエミッタ領域１１か
らｎベース領域１２に注入される。
さらに、ｐエミッタ領域１１．ｎベース領域１２および
ｐベース領域からなるｐｎｐ　トランジスタの増幅作用
によって、ｐベース領域１３に過剰電子が供給される。
したがって、このＧＴＯ素子１００がいったんオンする
とｎｐｎ　）ランジスタとｐｎｐ）ランジスタとが互い
にドライブし合うため、ゲート電極６への電流供給をオ
フしても、アノード電極２とカソード電極１４ａ〜１４
ｃとの間に主電流が流れ続ける。
一方、ターンオフ動作においては、ｐベース領域１３と
ｎエミッタ領域１４ａ〜１４ｃとからなるｐｎ接合に逆
バイアスがかかるように、ゲート電極６とカソード電極
５ａ〜５Ｃとの間に電圧を印加する。すると、ｎベース
領域１２からｎエミッタ領域１４ａ〜１４ｃに流れよう
とする正孔が、ｐベース領域１３を通過するときに、ゲ
ート電極６を介して引き出される。この正孔の引き出し
は、ゲート電極６に近い正孔から順次に行われる。そし
て、ｎエミッタ領域１４ａ〜１４ｃに到達する正孔がｎ
エミッタ領域１４ａ〜１４ｃのそれぞれの中心部に絞り
込まれ、最終的に正孔がｎエミッタ領域１４ａ〜１４ｃ
に到達しなくなる。その結果、ｎエミッタ領域１４ａ〜
１４ｃからｐベース領域１３への電子の注入がなくなり
、ＧＴＯ素子１００はターンオフする。
半導体基板１０とモリブデン板１とのそれぞれの線膨張
係数の相違によって、それらのロウ付は時にこれらの結
合体２０にソリが生じる。結合体２０全体としてのこの
ソリの量は、半導体基板１０の中心Ｃに対応するモリブ
デン板１の下面中心点Ｑｏと、モリブデン板１の下面の
エツジ上の点ＱＥとの高さの差りによって表現できる。
また、エツジ点ＱＥ付近におけるモリブデン板１の底面
の傾斜角をθとする。
第３Ａ図はソリ量りが比較的小さな場合を示しており、
第３Ｂ図はソリ量りが比較的大きな場合を示している。
後述するようにｎエミッタ領域１４ａ〜１４ｃはロウ付
はプロセス前に形成され、カソード電極５ａ〜５Ｃはロ
ウ付はプロセス後に形成されるため、それらの位置的整
合をとるためには、ロウ付は前後の半導体基板１０の位
置関係を解析することが必要である。この解析は基板１
０の厚さなどに応じてソリ量りが変化するという事情を
考慮しなければならないが、その準備として、まず、ソ
リ量りが変化しない場合を考える。
（Ｂ−１）ソリ量が変化しない場合 第４図は、この解析のための説明図であり、ソリが生じ
た後の半導体基板１０とソリが生ずる前のフラットな半
導体基板１０Ｆとの位置関係を示している。ただし、第
４図においては説明に不要な部分は省略して描かれてい
る。また、第３Ａ図のｎエミッタ領域１４ａ〜１４ｃの
うちのひとつである最外部のｎエミッタ領域１４ａのみ
が代表的に示されている。そして、以下では、ｎエミッ
タ領域１４ａの両エツジＴｌ、Ｔ２の位置が、ソリが生
ずる前のｎエミッタ領域１４Ｆの両エツジＴ　　、Ｔ　
　からどう変化しているかを解析する。
１０２ なお、両エツジＴ　　、Ｔ　　のうち中心Ｃに面し１０
２ ているエツジＴＯ＋をフロントエツジと呼び、中心Ｃに
向かう方向とは逆の方向に向いたエツジＴｏ２をリアエ
ツジと呼ぶことにする。また、ソリ量りおよびソリ角θ
は第３Ａ図および第３Ｂ図においてモリブデン板１のエ
ツジＱＥに関して定義されたが、基板１０とモリブデン
板１とのそれぞれの湾曲状態は実質的に等しいため、第
４図においては基板１０のエツジＱｓＥに関する量とし
て、Ｄ。
θが示されている。
まず、ソリが生ずる前のフロントエツジＴｏｌと中心Ｃ
との水平距離を”０１とし、ソリが生じた後のフロント
エツジＴＩと中心Ｃとの水平距離をＬｌとする。第５図
に拡大図として示すように、距離Ｌ　とＬ　との差ΔＬ
　１つまり、Ｏｆ　　　ｌ　　　　　　１ ΔＬ　　−Ｌｏ、−Ｌ、　　　　　　　　−（１）■ は常に正の値を持つ。それは、ソリの発生によって基板
１０上の各点は、フラットな状態の基板１ＯＦ上の対応
点よりも常に中心Ｃに向う方向へずれるためである。
差ΔＬ１の値を基板１０のソリ量で表現する目的で、フ
ロントエツジＴｔの位置におけるソリ量Ｄ　およびソリ
角θ１を第４図のように定義する。
また、第５図の点Ｔ　　、Ｑ　　、Ｔ　　を結んで形成
０１　　１　　１ される直角三角形ＴＡを定義する。
第６図は基板１０のソリを線形近似した場合において、
差ΔＬをソリ量り、およびソリ角θｌで表現した式を求
めるための説明図である。第３Ａ図や第３Ｂ図において
は図示の便宜上基板１０のソリを誇張して描いであるが
、実際の基板１０においてはそのソリ量はかなり小さい
。このため、ソリが生じた後の基板１０の各部を局所的
に観察するとその主面は水平方向から傾いてはいるもの
のほぼフラットと考えることができる。したがって、今
ここで考えているｎエミッタ領域１４ａ付近のみを対象
とする限り、ソリが生ずる前の基板１０Ｆの上側主面を
第６図の直線ＣＴｏ１によって、また、ソリが生じた後
の基板１０の上側主面を直線ＣＴ、で近似することが可
能である。そして、このような線形近似においてはソリ
が生ずる前後のリアエツジＴ　　、Ｔ　　は半径Ｌｏ１
の弧ＡＫの上０１　　　　１ にある。
そして、点Ｔ　を通る水平線Ｔ１Ｑ２を考えたとき、角
ＣＴ　ｔ　Ｑ　２が第４図および第５図の角θ１と同じ
値を有する。なお、第４図〜第６図において角θｌの大
きさが異なるように描かれているのは、各図において水
平方向のスケールを相互に変えであることに起因してお
り、実際には同一の角を示している。
したがって、第６図中の角ＣＴＩＱ、の大きさをαとし
たとき、二等辺三角形ＣＴ　ｏ　ｔ　Ｔ　ｔにおいて： θｌ＋ａ＋ａ−π　　　　　　　　・・・（２）また、
三角形ＴＡっまり三角形ＱＩＴｏｌＴｌにおいて： α＋φ＋π／２−π　　　　　　　　　　・・・（８）
が成立することにより、 α−（π−θｌ）／２　　　　　　　・・・（４）φ−
π−（π／２＋α） 一θ１／２　　　　　　　　　　　・・・（５）が成立
する。つまり、線形近似では、角度φは角度θ１の半分
である。
また、第６図の線分ＣＱ２の長さはソリ量Ｄ１に相当す
るため、三角形ＴＡにおいて、ΔＬ、−Ｄ、　　　ｔａ
ｎφ −Ｄ　　　　ｔａｎ　（θｌ／２）　　−（６）が得ら
れる。この（６）式が、Ｄ　、θｌによってΔＬ１を表
現する式である。
第５図に戻って、基板１０のソリによるフロントエツジ
Ｔ　の位置ズレ量ΔＬ１は上記のように１ して求まるが、理論的に求めたズレ量ΔＬ１と実際の位
置ズレとの間には誤差がある場合が多い。
そこで、あらかじめ定めておいたマージンΔＸをも考慮
すると、水平軸方向において、中心ＣからＲ１−Ｌ、＋
ΔＸ −り。１−ΔＬｌ十ΔＸ　　　　・・・（７）だけ離れ
た位置Ｋｌにカソード電極５ａのフロントエツジＥｔが
位置するように、ｎエミッタ領域１４ａの上へのカソー
ド電極５ａの形成を行えばよいことになる。なお、ｎエ
ツタ領域１４ａの上面に沿った点Ｋ　から点Ｔ１までの
距離は、厳密には、 ΔＸ−ｃｏｓθ１−（８） となるが、角度θ１の値は小さいため、　（８）式の値
はΔＸで近似できる。
上記の解析はｎエミッタ領域１４ａのフロントエツジＴ
　　、Ｔ　　についてのものであるが、リア１　　１ エツジＴ　　、Ｔ　　についても同様に、ソリによる２
２ 位置ズレ量ΔＬ　　（−Ｌ１２−Ｌ２）として、ΔＬ　
　−Ｄ　　　ｔａｎ（θ２／２）　　・（９）０２　　
　２ が得られる。ただし、Ｄ２　（第４図）はリアエツジＴ
２におけるソリ量であり、θ２はリアエツジＴ２におけ
るソリ角である。また、所定のマージンΔＹをも考慮す
ると、カソード電極５ａのリアエツジＥ２が位置すべき
点に２は一１中心Ｃから、Ｒ−Ｌ　　　−ΔＬ　　−Δ
Ｙ　　　　　　・・・（１０）２　　　　０２　　　　
　２ だけ水平方向に離れた点となる。カソード電極５ａがｎ
エミッタ領域１４ａからはみ出さないためにマージンΔ
Ｘ、ΔＹをとっているのであるから、（７）式において
は（＋ΔＸ）が、また（１０）式においては（−ΔＹ）
が含まれるという違いがある。
（Ｂ−２）ソリ量が変化する場合 既述したように、半導体基板１０のソリ量は、基板１０
のモリブデン板１のそれぞれの厚さなどの要因によって
変化する。したがって、ソリ量が変化しないことを前提
にしてカソード電極５ａ〜５ｃの形成位置を定めると、
特定のソリ量を有する半導体基板以外では、ｎエミッタ
領域１４８〜１４ｃからのカソード電極５ａ〜５Ｃのは
み出しが生ずるおそれがある。
しかしながら、多数かつ多種類の基板ごとにそのソリ量
を測定し、そのソリ量に応じてカソード電極５ａ〜５Ｃ
のパターン形成位置を修正することは極めて煩雑である
。そこで、この発明においては基板のソリ量の許容限界
値をあらかじめ定めておき、その許容限界値で規定され
る範囲内のソリに対しては、ソリが生ずる前後のパター
ン間の位置的整合がとれるようにする。この実施例では
次のような方法によってこの原理を具体化する。
まず半導体基板１０やモリブデン板１のそれぞれの厚さ
などによって、ロウ付は後の基板１０のソリ量がどのよ
うに変化するかを実験的に知る。
これは、たとえば第１１図に示したようなグラフを作成
することに相当する。
そして、ＧＴＯ１００の製造に用いられる半導体基板や
モリブデン板の厚さの範囲内において、ロウ付は後のソ
リ量の最小値を見出す。第１１図のようなグラフはサン
プル素子に対する実験を通じて得られたものであり、実
際にＧＴＯｌｏｏの製造に用いられる半導体基板１０や
モリブデン板１自身についての測定結果ではない。この
ため、このようなグラフなどによって特定されたソリ量
の最小値は、実際に使用する基板１０やモリブデン板１
においては、ソリ量の「推定最小値」ないしは「予想最
小値」ということになる。
一方、ソリ量が著しく大きい場合にはパターン間の位置
ズレ以外にも基板１０でのクラック発生など種々の問題
が生じるため、パターン間の整合をとるような修正を施
して・もその素子は不良品とされることが多い。このた
め、著しく大きなソリを持つ基板に対してはパターン間
の整合のための修正を施す実益がない。したがって、−
射的に不良品とされない範囲のソリ量の最大値を「許容
最大値」として定めておく。
第１Ａ図および第１Ｂ図は、このようにして定めた許容
最大値と推定最小値とに基づいて、ｎエミッタ領域１４
ａ上のカソード電極５ａの形成位置を定める原理を示す
図である。これらの図のうち、第１Ａ図は推定最小値に
相当するソリが基板に生じた場合を示し、第１Ｂ図は許
容最大値に相当するソリが生じた場合を示しており、そ
れぞれ第３Ａ図および第３Ｂ図の状態に相当する。また
、第１Ｃ図は、ｎエミッタ領域１４ａ〜１４ｃを形成す
る際に用いられるマスクＭＩと、電極５ａ〜５ｃを形成
する際に用いられるマスクＭ２との関係を示す図である
。これらのマスクＭ　　、Ｍ　　は２ いずれもフラットなマスクである。
この実施例においては、カソード電極５ａのパターニン
グを行うマスクＭ２　（第１Ｃ図）において、この電極
５ａのフロントエツジＥ１を規定する位置ＭＨＩを、中
心Ｃから、 Ｒ−Ｌ　　　−ΔＬ　　　　＋ΔＸ　　　　　・・・（
１１）１　　　　　０１　　　　　　１ｉｉｎだけ離れ
た位置とする。ただし、 ΔＬ　　　−Ｄ　　　　　ｔａｎ　（θ　　／　２　）
　・（１２）ｌａｉｎ　　　１ａｉｎ　　　　　　１ａ
ｉｎであり、ソリ量Ｄ　　およびソリ角θ　　は、上１
ａｉｎ　　　　　　　　１ａｉｎ 述した推定最小値に相当するソリが基板１０に発生した
場合の、第４図のソリ量ＤＩおよびソリ角θ　の値であ
る。また、距離り。１の定義は第４図■ と同様である。これらの　（１１）、（１２）式は、既
述した　（７）、（Ｂ）式において、Ｄ　、θ１．ΔＬ
ｌのそれぞれの値をＤ　　、θ　　、ΔＬ　　に置換し
Ｌｓｌｎ　　　　　１ａ＋ｉｎ　　　　　　　１ｉｉｎ
た形を有している。
他方、マスクＭ２において電極５ａのリアエツジＥ２に
相当する位置ＭＥ２は、基板１ｏの中心Ｃから、 Ｒ−Ｌ　　　−ΔＬ　　　−ΔＹ　　　　　　　・・・
（１３）２　　　０２　　　２ｉａｘ ΔＬ　　Ｄ２．８８ ２ｓａｘ　　　２ａ＋ａｘ　　　”　（θ　　　／　２
　）　・（１４）によって定める。ただし、Ｄ　　、θ
　　は、上２ｍａｘ　　　　　２ｉａｘ 述した許容最大値に相当するソリが基板１ｏに発生した
場合の、第４図のソリ量Ｄ２およびソリ角θ２の値であ
る。また、距離り。２の定義は第４図と同様である。こ
れら（７）　　（１３）、（１４）式は、（１０）。
（９）式において、Ｄ　、θ　、ΔＬ２のそれぞれ２ の値をＤ　　、θ　　、ΔＬ　　に置換した形を２ｉａ
ｘ　　　２ｉａｘ　　　　２ｔｘａｘ有している。
ＤｌｍＩｎ　　　Ｉｇｌｎ　　　２ｉａｘ’　　０２ｉ
ａｘのそれぞれの、　θ　　　　、　Ｄ 値は、サンプル素子を用いた実測によってあらかじめ知
ることができる。また、半導体基板１ｏやモリブデン板
１の線膨張係数は既知であるから、これらの局所的ソリ
量やソリ角を理論計算ないしはシミュレーションによっ
てあらかじめ求めておくことも可能である。
また、ｎエミッタ領域１４８〜１４ｃを形成する際に使
用されるマスクＭｔ　　（以下、「基準マスク」と言う
）を基準にする場合には、基準マスクＭ　上においてエ
ツジＴ　　、Ｔ　　に相当する位置１　　　　　　　　
　０１　　０２ ＭＴ、ＭＴ２からそれぞれ ΔＬ　　＋ΔＸ　　　　　　　　　・・・（１５）ａｉ
ｎ ΔＬ　　−ΔＹ　　　　　　　　　・・・（１６）ｓａ
ｘ だけ中心Ｃ側にずらせた位置を、マスク量２上における
パターンのフロントエツジＭＥ、およびリアエツジＭＥ
２の位置とすれば、　（１１）、　（１３）式の関係を
実現することができる。
次に、　（ｉｆ）、（１ｇ）式によって距離Ｒ，Ｒ２を
定めることによる利点を述べる。第１Ａ図および第１Ｂ
図に示すように、基板１０のソリが大きいほど、ｎエミ
ッタ領域１４ｇのパターンは中心Ｃ側にずれる。これに
対して、電極形成用のマスクＭ２は中心Ｃを基準として
位置決めされ、常に水平に保持されるため、中心Ｃから
エツジＥｌ。
Ｅ　までの水平距離Ｒ，Ｒ２は、基板１０のソ１ υ量に依存せず、それぞれ一定の値となる。このため、
基板１０のソリが大きいほど、ｎエミッタ領域１４ａの
リアエツジＴ２とカソード電極５ａのリアエツジＥ２と
の間隔が狭くなる。
したがって、第１Ｂ図のように、許容最大値に相当する
ソリが基板１０において発生したときに、それぞれのリ
アエツジＴ、Ｅ２の間隔がマージンΔＹに等しくなるよ
うにしておけば、許容最大値以下のソリに対してはそれ
ぞれのリアエツジＴ２．Ｅ２の間隔は必ずマージンΔＹ
より大きくなる（第１Ｃ図も参照）。この条件を具体的
に表現したものが（１３）式であって、この（１３）式
においてはソリの許容最大値に応じたズレ量ΔＬ　　を
ｍａｘ 用いているため、この許容最大値以下のソリ量において
は、カソード電極５ａのリアエツジＥ２がｎエミッタ領
域１４ａのリアエツジＥ２を越えてしまうという事態を
有効に防止できる。
他方、フロントエツジ’ｒ、Ｅｌの相互間隔は基板１０
のソリが小さいほど狭くなる。このため、第１Ａ図に示
すように、推定最小値に相当するソリが基板１０に発生
したときにフロントエツジＴ　Ｉ、　　Ｅ　を間の相互
間隔がマージンΔＸに一致するようにしておけば、推定
最小値以上のソリに対して、電極５ａのフロントエツジ
Ｅ、がｎエミッタ領域１４ａのフロントエツジＴｌを越
えてはみ出すことを有効に防止できる。そして、この条
件が（１１）式によって具体化されている。
ところで、カソード電極５ａの長さ、つまりエツジＥ−
、Ｅ２間の相互距離は、（１１）、（１３）式の差をと
ることにより、 Ｒ２Ｒｔ ０２　　０１　　　　　　　−ΔＬ　　）−（Ｌ　　−
Ｌ　　）−（ΔＬ２ｍａｘ　　　　１ｍ１ｎ（ΔＸ−Δ
Ｙ）　　　　　　　　　・・・（１７）となる。また、
（１）式およびそれをリアエツジに読替えた式によって
、 Ｌｏｌ−Ｌｏｌ−Ｌ２−Ｌｌ十（ΔＬ２−ΔＬ、）・・
・（１８） が得られる。
ΔＬ２４ΔＬｌ　　　　　　　　　　・・・（１９）で
あるため、 Ｌ　０２　　Ｌ　０１４　Ｌ　２　　Ｌ　ｓ　　　　　
　　・・・（２０）となる。そして、第１Ａ図における
リアエツジＥ２．１２間の相互距離ΔＹａと、第１Ｂ図
におけるフロントエツジＥ、ＴＩ間の相互間隔ΔＸ１　
　　　　　　　　　　　　　　　　　　　　　　ａとの
それぞれは、 ΔＸ　〜　（Ｌ　　−Ｌ　　）−（Ｒ２−Ｒ１）　−Δ
Ｙａ　　　　２１ ・・・（２１ａ） ΔＹ　　４　（Ｌ　　−Ｌ　　）　−（Ｒ２−Ｒ１）　
−ΔＸａ　　　　２１ ・・・（２１ｂ） で表現されるが、（１７）、（２０）式を用いることに
より、 ΔＸ　〜（ΔＬ　　−ΔＬ　　）＋ΔＸａ　　　　　　
２ｍａｘ　　　　１ａｉｎΔＹ　　４（ΔＬ　　−ΔＬ
　　）＋ΔＹ　・・・（２２）ａ　　　　　　２ｍａｘ
　　　　１ａｉｎとなる。
（２２）式は次のような意味を持つ。まず、一般に、 ΔＬ　　　　〉ΔＬ　　　　　　　　　　　　　　・・
・（２８）２ｍａｘ　　　　　　　ｌａｉｎ であるため、 ΔＸ　〉ΔＸ　　　　　　　　　　・・・（２４ａ）Δ
Ｙ　〉ΔＹ　　　　　　　　　　・・・（２４ｂ）とな
る。つまり、間隔ΔＸ　、ΔＹ　はマージンａ　　　　
　　　　　ａ ΔＸ、ΔＹよりも大きい。換言すれば、カソード電極５
ａの長さ（Ｒ−Ｒ１）は第５図の場合より短くなってい
る。これは、マスクＭ２を、ソリ量が異なる基板に対し
ても共通に使用可能としていることによる結果のひとつ
である。しかしながら、第５図の電極５ａの長さからの
減少分：ΔＬ　　−ΔＬ　　　　　　　　　・・・（２
５）２ｍａｘ　　　　　　　Ｉｇ＋ｉｎ は必要最小値の値となっている。それは次のような理由
による。
すなわち、（２５）式の値は基板１０のソリの許容範囲
の幅に比例しており、たとえば推定最小値と許容最大値
とを比較的近い値としたときは、（２５）式の値は小さ
くなる。つまり、想定されるソリの範囲の幅が狭いとき
には、それに合わせて電極５８の長さの減少分が小さく
なる。逆にソリの許容範囲を広くとった場合は、（２５
）式の値は太きくなり、そのような広い範囲のソリに対
してパターンズレ防止効果が生ずる。
このため、電極５ａの長さの減少分は状況に応じた最小
の値となる。その結果、電極５ａの長さが過剰に短くな
って電流集中による発熱が生ずるなどの事態を防止可能
である。
なお、マージンΔＸ、ΔＹは同程度の値を有し、第１Ａ
図および第１Ｂ図のｎエミッタ領域１４ａとカソード電
極５ａとの短辺方向のマージンｔも、マージンΔＸ、Δ
Ｙと同程度の値とされている。
（Ｂ−８）数値例 次に、以上の原理を具体化する場合の数値例を示す。ま
ず、第４図の中心ＣからリアエツジＴＯ２までの水平距
離Ｌｏ２が２０ｍ１１であるとする。そして、ソリ量Ｄ
２の許容最大値が５００μｍ、推定最小値が５０μｍで
ある場合を考える。また、（以：セぴ） ｊａｎ　（θ　／２）〜θ２／２ 〜　（ｔａｎθ２）／２ −Ｄ２／（２Ｌ２） 〜Ｄ２／　（２Ｌ１２）　　　−（２Ｂ）が成立する。
このため、ソリ量Ｄ２の許容最大値５００μｍに対応す
る　（９）式の位置ズレ量ΔＬ２をΔＬ２．１ｌａｘと
し、推定最小値５０μｍに対応する位置ズレ量ΔＬ　を
ΔＬ　　とすると、（９）　、　（２Ｂ）式によって、
２　　　　２ｍ１ｎ ΔＬ２１ａｘ４０．５×（０，５／（２Ｘ２０））３ −　６．２５　ｘ　１０　　　［ｗ］　　　　　・”　
（２７）ΔＬ２１１１ｎ＊０．０５　Ｘ　　＋０．０５
／　（２Ｘ　２０）１６ −　６．２５　ｘ　１０　　　［ａｍ］　　　　　−（
２８）となる。
したがって、（１３）式に従えば、カソード電極５ａ〜
５ｃの形成時に使用されるマスクＭ２　（第１Ｃ図）に
おいて、中心Ｃから、 − Ｒ−２０−８，２５ｘｌＯΔＹ［１ＩｌｌＩ］・・・（
２９）だけ離れた位置をリアエツジＭＥ２とすればよい
。
ｎエミッタ領域形成用マス２Ｍ１を基準とする場合には
、このマスクＭ■におけるパターンのリアエツジＭＥ２
から、 Ｂ、２５　Ｘ　１０−３＋ΔＹ［關］　　　　　・・・
（８０）だけ中心Ｃに近い位置を、電極形成用のマスク
Ｍ　におけるリアエツジＭＥ２の位置とする。そうすれ
ば、結果的に、ソリ発生後のｎエミッタ領域１４ａのリ
アエツジＴ２からマージンΔＹだけ離れた位置に電極５
ａのリアエツジＥ２が与えられる（第１Ｂ図参照）。推
定最小値５０μｍに対応する位置ズレ量ΔＬ　　は、リ
アエツジＭＥ２ｍｉｎ の位置決定の際には使用されない。
一方、フロントエツジＭＥ１についての位置の決定にお
いては、ソリ量の推定最小値に応じた位置修正が行われ
ることは、既述した通りである。
ＧＴＯ１００のｎエミッタ領域１４ａ　〜１４ｃのそれ
ぞれの長さは数１１ｍ以下であって、エツジＴＩ。
Ｔ２は基板１０上で比較的近い位置にあるため、フロン
トエツジＥｌに関する各パラメータの数値は、上記リア
エツジＥ２に関する数値とほぼ同一となる。このため、
（２６）〜（２９）式における添字“２°を“１”に置
換するとともに、（−ΔＹ）を（＋ΔＸ）に置換した式
が成立する。そして、（２８）式に相当するズレ量の推
定最小値ΔＬ１１、。
を用いることにより、電極形成用マスクＭ２におけるフ
ロントエツジＥｌは、基準マスクＭ、におけるフロント
エツジＭＴ１よりも、はぼ、６．２５　Ｘ　１０−６−
ΔＸ　［ｍｍｌ　　　　−（３１）だけ中心Ｃ側に設定
されることになる。
（８０）　、　（３１）式かられかるように、基板１０
にソリが生じない場合を基準としたときのマスクＭ２に
おけるリアエツジＭＥ　　の位置の修正比率ａ２は、 Ｌ　−ΔＹ４Ｌｏ２　　　　　　　　・・・（３２）２ の近似値を行うと、 ａ　　−ΔＬ　　／（Ｌｏ２−ΔＹ） ２２■ａＸ 〜ΔＬ　　　／Ｌ ２飄ａｘ　　　　　０２ −　　ｆｌ、２５　ｘ　１０−８／　２０４　８．１！
ｌ　Ｘ　１０”−’ −０，０３１８［％］　　　　　　　・・・（３３）で
ある。また、フロントエツジＭ　Ｅ　ｔについての修正
比率ａ１は、同様の近似下で、 ａ　−ΔＬ／（Ｌｏｌ−ΔＸ） １　　　　　　　１ｉｉｎ 〜ΔＬ　　　　　／Ｌ ２ｓ１ｎ　　　　　０２ −　８．２５　ｘ　１０−６／　２０ 〜３．１３　Ｘ　１０−７ −　０．０００３１３　　［％］　　　　　　　　　・
・・（３４）である。
これらの比率はソリ量の許容最大値や距離Ｒ１゜Ｒ２の
値に応じて変わるが、種々のタイプの半導体装置の製造
において許容されるソリの共通の許容最大値を考慮する
と、 ａｌ、ａ　　≦０．１［％］　　　　　・・・（３５）
の範囲内の修正が好ましい。（８５）式の範囲を越える
修正が必要とされるような基板１０のソリはかなり大き
く、クラックの発生などのために不良品とされることが
多い。
また、厳密には修正比率ａ１は各カソード電極５ａ〜５
Ｃごとに異なる値を持つが、近似的には、たとえば０．
１％以内の範囲で選択された値を各カソード電極５ａ〜
５Ｃの各フロントエツジに共通に使用してもよい。同様
に、各カソード電極５ａ〜５ｃのそれぞれのリアエツジ
における修正比率ａ２として、０．１％以内の範囲で選
択された共通の値を用いてもよい。
Ｃ９製造プロセス 第７Ａ図から第７Ｈ図は、上記の原理に従ったパターン
形成を通じてＧＴＯｌｏｏを製造する工程を示す断面図
である。ただし、これらの断面図においては、ＧＴＯｌ
ｏｏおよび各マスクＭｌ。
Ｍ２の右半分のみが示されている。
まず、第７Ａ図に示すように、半導体基板１０への不純
物拡散などによって、ｐエミッタ領域１１、ｎベース領
域１２およびｐベース領域１３の三層構造が基板１０内
に形成される。そして、基板１０の上側主面にｎ形半導
体層を選択的に形成することによって、ｎエミッタ領域
１４ａ〜１４Ｃの配列が得られる。この選択的形成にお
けるパターニングにおいては、基準マスクＭｔが使用さ
れる。このため、ｎエミッタ領域１４ａのフロントエツ
ジＴ　およびリアエツジＴｏ２は、基準マス１ りＭ　上のパターンのフロントエツジＭ　Ｔ　ｔおよび
リアエツジＭ　Ｔ　２に対して、それぞれ整合した位置
関係にある。残りのｎエミッタ領域１４ｂ。
１４ｃについても同様である。また、この段階における
基板１０は実質的にフラットであって、ソリは生じてい
ない。そして、マスクＭｔと基板１０とを実質的に平行
に保った状態でｎエミッタ領域１４ａ〜１４ｃのパター
ニングが行われる。
次に、半導体基板１０の下側主面に、アノード電極２を
介してモリブデン板１をロウ付けする（第７Ｂ図）。こ
のロウ付はプロセスにおいて、アノード電極２はロウ材
層として機能する。第７Ｂ図はロウ付はプロセスのうち
、各部材１，２゜１０が高温となっている段階を示して
いる。したがって、これらの部材１．’２．１０からな
る結合体２０は実質的にフラットである。
ロウ付はプロセスが完了することによって結合体２０が
室温付近にまで冷却されると、基板１０とモリブデン板
１とのそれぞれの線膨張係数の相違によって、結合体２
０にソリが生ずる（第７Ｃ図）。このソリの大きさは、
第７Ｃ図においてソリ量りおよびソリ角θによって表現
されている。
次に、基板１０の上側主面の全体にアルミニウム層３１
を形成する（第７Ｄ図）。また、アルミニウム層３１の
上面全面にネガ型のレジスト層３２を形成する（第７Ｅ
図）。
第７Ｆ図に示す次のステップでは、マスクＭ２を用いて
レジスト層３の選択的露光を行い、レジスト層３を現像
した後に、その未露光部分を除去する。このマスクＭ２
は、ｎエミッタ領域１４ａ〜１４ｃ上の透明部３２ａ〜
３２ｃのほか、これらの透明部３２ａ〜３２Ｃと交互に
配列した他の透明部３２Ｇを有している。そし′Ｃ１透
明部３２ａのフロントエツジＭＥ、およびリアエツジＭ
Ｅ　　の位置は、基準マスクＭ１　（第７Ａ図）におけ
るフロントエツジＭＴ１およびリアエツジＭ　Ｔ　２の
位置から、（１５）　、　（ｌｆｌ）式で示される距離
たけそれぞれ離れた位置とされている。そして、ｎエミ
ッタ領域１４ａ上に残ったレジスト３２にのフロントエ
ツジＦ１およびリアエツジＦ２は、マスクＭ　上のエツ
ジＭＥ、ＭＥ２とそれぞれ１ 整合する。
マスクＭ２におけるパターン位置のこのような決定法は
、他のｎエミッタ領域１４ｂ、１４ｃの上の透明部３３
ｂ、３３ｃについても適用される。
これらの透明部３３ｂ、３３ｃのそれぞれのフロントエ
ツジおよびリアエツジの位置を規定するために使用され
る量ΔＬ　　、ΔＬ　　は、それら２ＩＩｌａｘ　　　
　　　１ｓｉｎ に対応するｎエミッタ領域１４ｂ、１４Ｃの位置におけ
る基板１０のソリ量の許容最大値および推定最小値に応
じて決定されている。既述したように、修正比率ａ　　
＋　　ａ２のそれぞれは、各フロントエツジおよび各リ
アエツジにおいて共通の比率であってもよい。実用上は
、これらの共通の修正比率を用いた近似的修正でも良好
な結果が得られる。
また、透明部３３Ｇの両エツジも、基板１ｏがフラット
であると仮定した場合にゲート電極を形成すべき位置か
ら中心Ｃ側にずらせである。そして、そのずらせ量もま
た、基板１ｏのソリ量の許容最大値および推定最小値に
応じて定められている。
このパターニングプロセスにおいて、マスクＭ２と基板
１０とのそれぞれの配向方向は、基板１０の中心Ｃにお
いて整合させておく。すなわち、マスクＭ２は中心Ｃに
おいて基板１０の主面と平行であり、中心Ｃ以外では基
板１０とマスクＭ２とは非平行である。
中心Ｃにおいて配向方向の整合をとっているのは、マス
ク量２上のパターンの位置の修正量か中心Ｃを基準とし
て計算されているためである。
この配向方向の整合条件を満足させることは比較的容易
である。それは、基板１０のソリが中心Ｃのまわりで対
称であるため、平坦なステージ上に結合体２０を保持す
れば、基板１０の中心Ｃ付近のエリアはステージ面に平
行になるからである。
したがって、フラットなマスクＭ２をステージ面に平行
に保持すれば上記整合条件は満足される。
次に、レジスト３２に、３２Ｇをマスクとして用いつつ
、アルミニウム層３１を選択的にエツチングし、その後
にレジスト３２に、３２Ｇを除去する。このような写真
製版工程によってアルミニウム層３１はパターニングさ
れ、第７Ｇ図に示すカソード電極５ａ〜５ｃおよびゲー
ト電極６が得られる。マスクＭ２におけるパターンエツ
ジＭＥ、ＭＥ２が基板１０のソリを考慮して修正されて
いるため、カソード電極５ａのエツジＥ　ｔ　。
Ｅ２がｎエミッタ領域１４ａの外へはみ出してしまうこ
とはない。他のカソード電極５ｂ、５ｃについても同様
である。また、ゲート電極６の位置も、基板１０のソリ
を考慮して修正された位置となる。
その後、第７Ｈ図に示すように、絶縁膜７とシリコンゴ
ム層３とが形成される。絶縁膜７のパターニングのため
のマスク（図示せず）においてもまた、基板１０のソリ
量の許容最大値と推定最小値とに応じたパターンエツジ
位置の修正がなされている。ゲート電極６や絶縁膜７に
おけるエツジ位置修正比率として、各フロントエツジお
よび各リアエツジのそれぞれに共通の値を用いてもよい
ことは、カソード電極５ａ〜５Ｃの形成における事情と
同様である。
以上のプロセスによって、たとえば第３Ａ図に示したＧ
ＴＯｌｏｏを得ることができる。基板１０のソリが第３
Ｂ図に示すような大きなものであっても、第７Ｆ図に示
したマスクＭ２を用いれば、カソード電極５ａ〜５Ｃが
ｎエミッタ領域１４ａ〜１４ｃの外へはみ出すことはな
い。カソード電極５ａ〜５Ｃがエミッタ電極１４ａ〜１
４ｃからはみ出さない程度の位置ずれは許容誤差内であ
り、その程度の位置ずれが生じても問題はない。
Ｄ、他の応用例 この発明にかかるパターン形成方法は、ＧＴＯ以外の他
のサイリスタやトランジスタ、それにダイオード素子な
ど種々の半導体装置の製造に利用できる。また、集積回
路が形成された基板上へのパターン形成にもこの発明は
適用できる。
モリブデン板やタングステン板などの硬質金属板にロウ
付けされることによって基板にソリが生ずる場合だけで
なく、基板の処理中に生ずるあらゆるソリに対してこの
発明は有効である。「金属板」は単体金属よりなる板に
限らず、合金板や、金属層を有する複合材料板であって
もよい。
また、ソリが生じた後の基板とマスクとの配向方向の整
合は基板の中心において行うことが好ましいが、基板の
中心点以外の所定位置においてマスクの配向方向との整
合をとる場合にもこの発明は適用可能である。この場合
にはマスク上のパターンの位置の修正量は当該所定位置
を基準として決定される。
なお、この発明における「マスク」はフォトマスクや電
子線マスクのみならず、０Ｎ１０ＦＦ変調された照射ビ
ームで基板を走査することによりパターニングを行う場
合における変調用のマスクデータであってもよい。
〔発明の効果〕
以上説明したように、請求項１記載の発明によれば、基
板のソリについて許容限界値を考慮してマスク上のパタ
ーン位置を修正しているため、基板ごとのソリ量が一定
でない場合にも、許容誤差内で正確にパターンを形成可
能である。
また、請求項２記載の発明によれば、ソリの許容最大値
と推定最小値とに応じてパターンの両エツジの位置を修
正しているため、パターンの幅の減少を最小限とするこ
とができる。このため、パターン幅の減少という不利益
を生じさせることなく、請求項１記載の発明と同様の効
果を得ることができる。
さらに、請求項３の発明は、請求項１記載の発明をを半
導体装置の製造に適用することにより、金属板にロウ付
けされることによってソリが生ずる半導体基板へのパタ
ーン形成において、ソリ量が一定でない場合にも、ロウ
付は前後のパターン間の位置の整合をとることができる
。
【図面の簡単な説明】
第１Ａ図および第１Ｂ図はこの発明の一実施例に従って
パターン形成を行う場合のパターン間の整合状況を示す
図、第１Ｃ図はマスク上におけるパターンエツジの位置
関係を示す図、第２図は実施例を適用して製造されるゲ
ートターンオフサイリスク（ＧＴＯ）の概略平面図、第
３Ａ図および第３Ｂ図はソリ量の異なるＧＴＯの部分断
面図、第４図から第６図はパターンエツジの位置の修正
量の算出原理を示す図、第７Ａ図から第７Ｈ図は実施例
を適用してＧＴＯを製造するプロセスを示す工程断面図
、第８図はパターン形成の状況を例示する図、第９図は
従来のパターン形成法によって生じたパターンずれを示
す断面図、第１０図はモリブデン板の厚さによる半導体
素子のソリ量の変化を示すグラフである。 図において、１はモリブデン板、２はアノード電極、５
ａ〜５Ｃはカソード電極、６はゲート電極、１０は半導
体基板、１４ａ〜１４ｃはｎエミッタ領域、３１はアル
ミニウム層、３２はレジスト層、１００はＧＴＯＳＭ、
Ｍ　　はマスク、２ Ｔ　　、Ｔ　　、Ｅ　　、ＭＴ　　、ＭＥｌはフロント
エ吋　　　１１　　　　　１ ッジ、Ｔ　　、Ｔ　　、Ｅ　　、ＭＥ２はリアエツジ、
０２　　　２　　　　２ Ｄ、Ｄ、Ｄ　　はソリ量、θ、θ　、θ２はソリ１２　
　　　　　　　　　　　　　　　１角である。 なお、各図中同一符号は同一または相当部分を示す。

Claims (3)

    【特許請求の範囲】
  1. （１）所定の処理が施されることによってソリが生じた
    基板の主面上に所定の材料からなる層が形成された構造
    体につき、前記層の選択的除去によって前記主面上に前
    記材料からなるパターンを形成する方法であって、 （ａ）前記基板が実質的にフラットであると仮定して、
    前記主面のうち前記パターンを形成すべき領域の位置を
    定めるステップと、 （ｂ）前記ソリについてあらかじめ定められた許容限界
    値と、前記主面上の所定位置から前記領域までの距離と
    に応じて前記領域の位置を修正したパターニング用のマ
    スクを作成するステップと、（ｃ）前記主面と前記マス
    クとのそれぞれの配向方向が前記所定位置において整合
    するように前記構造体と前記マスクとの相対的位置決め
    を行った状態で、前記マスクを用いた前記層のパターニ
    ングを行い、それによって前記主面上に前記パターンを
    得るステップとを備えることを特徴とするパターン形成
    方法。
  2. （２）請求項１記載の方法において、 前記許容限界値は、前記ソリの許容最大値と推定最小値
    との組によって表現されており、 前記パターンは、前記所定位置に面したフロントエッジ
    と、前記所定位置とは逆の方向に向いたリアエッジとを
    有し、 前記ステップ（ｂ）は、 （ｂ−１）前記フロントエッジの位置を、前記所定位置
    から前記フロントエッジまでの距離と前記推定最小値と
    に応じて前記所定位置側へずらせて修正するステップと
    、 （ｂ−２）前記リアエッジの位置を、前記所定位置から
    前記リアエッジまでの距離と前記許容最大値とに応じて
    前記所定位置側へずらせて修正するステップを含むこと
    を特徴とするパターン形成方法。
  3. （３）半導体装置の製造方法であって、 （ａ）それぞれが所定のマスキングパターンを有する第
    １と第２のマスクを作成するステップと、（ｂ）前記第
    １のマスクを用いて、半導体基板の第１の主面上に第１
    の材料からなる第１のパターンを形成するステップと、 （ｃ）前記ステップ（ｂ）の後に、前記半導体基板の第
    ２の主面を金属板にロウ付けするステップと、 （ｄ）前記ステップ（ｃ）の後に、前記第２のマスクを
    用いることにより、第２の材料からなり、かつ前記第１
    のパターンと整合する第２のパターンを前記第１の主面
    上に形成するステップとを備え、 前記ステップ（ａ）は、 （ａ−１）前記第１の主面のうち前記第２のパターンを
    形成すべき領域の位置を、前記第１のマスクにおけるマ
    スキングパターンを基準として決定するステップと、 （ａ−２）前記ソリについてあらかじめ定められた許容
    限界値と、前記第１の主面上の所定位置から前記領域ま
    での距離とに応じて前記領域の位置を修正するステップ
    と、 （ａ−２）位置修正後の前記領域をマスキングパターン
    として表現するように前記第２のマスクを作成するステ
    ップとを有し、 前記ステップ（ｃ）が、 （ｃ−１）前記第１の主面上に前記第２の材料からなる
    層を形成するステップと、 （ｃ−２）前記第１の主面と前記第２のマスクとのそれ
    ぞれの配向方向が前記第１の主面上の前記所定位置にお
    いて整合するように前記第２のマスクと前記半導体基板
    との相対的位置決めを行った状態で、前記第２のマスク
    による前記層のパターニングを行うステップとを有する
    ことを特徴とする、半導体装置の製造方法。
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